JPH11224131A - ボルテージ・レギュレータ - Google Patents
ボルテージ・レギュレータInfo
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- JPH11224131A JPH11224131A JP10023681A JP2368198A JPH11224131A JP H11224131 A JPH11224131 A JP H11224131A JP 10023681 A JP10023681 A JP 10023681A JP 2368198 A JP2368198 A JP 2368198A JP H11224131 A JPH11224131 A JP H11224131A
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- JP
- Japan
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- voltage
- output
- circuit
- time
- current
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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- Power Engineering (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ボルテージ・レギュレータ（Ｖ／Ｒ）の起動
時の電源電流を小さく抑える。 【解決手段】 Ｖ／Ｒの起動時に、エラー・アンプ１３
の出力にクランプ回路１２０を付加する。動時に、定電
流回路１２１の電流によって、コンデンサ１２２への充
電が開始され、ある一定電圧に充電されるまでは、スイ
ッチ１２３をONにする。エラー・アンプ１３の出力電圧
Verrは、Ｖ／Ｒの起動時に、スイッチ１２３がONになっ
ている、ある一定期間は、電源電圧VDD−ツェナー電圧V
zにクランプされる為、その時の出力トランジスタ１４
のON抵抗は、ゲート・ソース間電圧がVzしかかからない
ので、あるON抵抗値になる。そして、起動時の出力トラ
ンジスタのON抵抗値を小さくしすぎないことで、起動時
のＶ／Ｒの電源電流を小さく抑えられる。
時の電源電流を小さく抑える。 【解決手段】 Ｖ／Ｒの起動時に、エラー・アンプ１３
の出力にクランプ回路１２０を付加する。動時に、定電
流回路１２１の電流によって、コンデンサ１２２への充
電が開始され、ある一定電圧に充電されるまでは、スイ
ッチ１２３をONにする。エラー・アンプ１３の出力電圧
Verrは、Ｖ／Ｒの起動時に、スイッチ１２３がONになっ
ている、ある一定期間は、電源電圧VDD−ツェナー電圧V
zにクランプされる為、その時の出力トランジスタ１４
のON抵抗は、ゲート・ソース間電圧がVzしかかからない
ので、あるON抵抗値になる。そして、起動時の出力トラ
ンジスタのON抵抗値を小さくしすぎないことで、起動時
のＶ／Ｒの電源電流を小さく抑えられる。
Description
【０００１】
【発明の属する技術分野】この発明は、ボルテージ・レ
ギュレータ（以下Ｖ／Ｒと記載する）の起動時（Ｖ／Ｒ
に入力電圧を印可する状態をいう）に、電源に大電流が
流れることを防止することが可能な、Ｖ／Ｒに関する。
ギュレータ（以下Ｖ／Ｒと記載する）の起動時（Ｖ／Ｒ
に入力電圧を印可する状態をいう）に、電源に大電流が
流れることを防止することが可能な、Ｖ／Ｒに関する。
【０００２】
【従来の技術】従来のＶ／Ｒとしては、図６の回路図に
示されるようなＶ／Ｒが知られていた。即ち、従来のＶ
／Ｒは基準電圧回路１０の基準電圧Vrefと、Ｖ／Ｒの出
力端子５の電圧（以下出力電圧と記載する）Voutを分圧
するブリーダ抵抗１１、１２の接続点の電圧との差電圧
を、増幅するエラー・アンプ１３からなるＶ／Ｒ制御回
路と出力トランジスタ１４とからなっている。エラー・
アンプ１３の出力電圧をVerr、基準電圧回路１０の出力
電圧をVref、ブリーダ抵抗１１、１２の接続点の電圧を
Vaとすれば、Vref>Vaならば、Verrは低くなり、逆にVre
f<Vaならば、Verrは高くなる。
示されるようなＶ／Ｒが知られていた。即ち、従来のＶ
／Ｒは基準電圧回路１０の基準電圧Vrefと、Ｖ／Ｒの出
力端子５の電圧（以下出力電圧と記載する）Voutを分圧
するブリーダ抵抗１１、１２の接続点の電圧との差電圧
を、増幅するエラー・アンプ１３からなるＶ／Ｒ制御回
路と出力トランジスタ１４とからなっている。エラー・
アンプ１３の出力電圧をVerr、基準電圧回路１０の出力
電圧をVref、ブリーダ抵抗１１、１２の接続点の電圧を
Vaとすれば、Vref>Vaならば、Verrは低くなり、逆にVre
f<Vaならば、Verrは高くなる。
【０００３】Verrが低くなると、出力トランジスタ１
４、この場合、P-chMOSトランジスタであるので、ゲー
ト・ソース間電圧が大きくなり、ON抵抗が小さくなり、
出力電圧Voutを上昇させるように働き、逆にVerrが高く
なると、出力トランジスタ１４のON抵抗を高くして、出
力電圧を低くするように働き、出力電圧Voutを一定値に
保つ。
４、この場合、P-chMOSトランジスタであるので、ゲー
ト・ソース間電圧が大きくなり、ON抵抗が小さくなり、
出力電圧Voutを上昇させるように働き、逆にVerrが高く
なると、出力トランジスタ１４のON抵抗を高くして、出
力電圧を低くするように働き、出力電圧Voutを一定値に
保つ。
【０００４】一般に、Ｖ／Ｒの場合、起動時には、出力
電圧Voutは、所望の電圧よりも低いので、出力電圧を高
くするために、エラー・アンプ１３の出力Verrは、最小
値になり、出力トランジスタ１４のON抵抗が、非常に小
さくなるように制御する。
電圧Voutは、所望の電圧よりも低いので、出力電圧を高
くするために、エラー・アンプ１３の出力Verrは、最小
値になり、出力トランジスタ１４のON抵抗が、非常に小
さくなるように制御する。
【０００５】
【発明が解決しようとする課題】しかし、従来のＶ／Ｒ
では、起動時に電源に大電流が流れ、電源や出力トラン
ジスタにダメージを与えるという問題点があった。そこ
で、この発明の目的は従来のこのような問題点を解決す
るために、Ｖ／Ｒの起動時に、エラー・アンプの出力電
圧をクランプし、出力トランジスタのON抵抗が非常に小
さくなることを禁止することで、起動時の電源電流及び
出力トランジスタの電流を抑えることを目的としてい
る。
では、起動時に電源に大電流が流れ、電源や出力トラン
ジスタにダメージを与えるという問題点があった。そこ
で、この発明の目的は従来のこのような問題点を解決す
るために、Ｖ／Ｒの起動時に、エラー・アンプの出力電
圧をクランプし、出力トランジスタのON抵抗が非常に小
さくなることを禁止することで、起動時の電源電流及び
出力トランジスタの電流を抑えることを目的としてい
る。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに、この発明ではＶ／Ｒの制御回路において、起動時
にエラー・アンプ出力をクランプすることで、電源電流
及び、出力トランジスタの電流を抑えることが可能とな
った。
めに、この発明ではＶ／Ｒの制御回路において、起動時
にエラー・アンプ出力をクランプすることで、電源電流
及び、出力トランジスタの電流を抑えることが可能とな
った。
【０００７】
【発明の実施の形態】Ｖ／Ｒの起動時に、エラー・アン
プの出力をクランプして、出力トランジスタが低抵抗状
態になることを禁止することで、起動時の電源電流及び
出力トランジスタの電流を抑える。
プの出力をクランプして、出力トランジスタが低抵抗状
態になることを禁止することで、起動時の電源電流及び
出力トランジスタの電流を抑える。
【０００８】
【実施例】以下に、本発明の実施の形態を図面に基づい
て説明する。図１は本発明の第１の実施例を示すＶ／Ｒ
回路図である。基準電圧回路１０、ブリーダ抵抗１１、
１２、エラー・アンプ１３及び、出力トランジスタ１４
は従来と同様である。エラー・アンプ１３の出力には、
クランプ回路１２０が付加されている。クランプ回路１
２０は、定電流回路１２１、コンデンサ１２２、スイッ
チ１２３、及び、ツェナー・ダイオード１２４から構成
されている。起動時に、定電流回路１２１の電流によっ
て、コンデンサ１２２への充電が開始され、ある一定電
圧に充電されるまでは、スイッチ１２３をONにする。
て説明する。図１は本発明の第１の実施例を示すＶ／Ｒ
回路図である。基準電圧回路１０、ブリーダ抵抗１１、
１２、エラー・アンプ１３及び、出力トランジスタ１４
は従来と同様である。エラー・アンプ１３の出力には、
クランプ回路１２０が付加されている。クランプ回路１
２０は、定電流回路１２１、コンデンサ１２２、スイッ
チ１２３、及び、ツェナー・ダイオード１２４から構成
されている。起動時に、定電流回路１２１の電流によっ
て、コンデンサ１２２への充電が開始され、ある一定電
圧に充電されるまでは、スイッチ１２３をONにする。
【０００９】スイッチ１２３がONの間は、ツェナー・ダ
イオード１２４のツェナー電圧をVzとすれば、エラー・
アンプ１３の出力電圧Verrは、電源電圧VDD−ツェナー
電圧Vzより低くなろうとしても、VDD−Vz（クランプ電
圧）にクランプされる。つまり、エラー・アンプ１３の
出力電圧Verrは、Ｖ／Ｒの起動時に、スイッチ１２３が
ONになっている、ある一定期間は、VDD−Ｖｚ電圧にク
ランプされる為、その時の出力トランジスタ１４のON抵
抗は、ゲート・ソース間電圧がVzしかかからないので、
あるON抵抗値になる。これを図２に示す。横軸は時間で
ある。スイッチ１２３がONするある一定期間は、定電流
回路１２１の定電流値や、コンデンサ１２２の値によっ
て任意に設定することが可能であるが通常数十μSEC〜
数百mSEC程度である。
イオード１２４のツェナー電圧をVzとすれば、エラー・
アンプ１３の出力電圧Verrは、電源電圧VDD−ツェナー
電圧Vzより低くなろうとしても、VDD−Vz（クランプ電
圧）にクランプされる。つまり、エラー・アンプ１３の
出力電圧Verrは、Ｖ／Ｒの起動時に、スイッチ１２３が
ONになっている、ある一定期間は、VDD−Ｖｚ電圧にク
ランプされる為、その時の出力トランジスタ１４のON抵
抗は、ゲート・ソース間電圧がVzしかかからないので、
あるON抵抗値になる。これを図２に示す。横軸は時間で
ある。スイッチ１２３がONするある一定期間は、定電流
回路１２１の定電流値や、コンデンサ１２２の値によっ
て任意に設定することが可能であるが通常数十μSEC〜
数百mSEC程度である。
【００１０】従来のようにこのクランプ回路がない場
合、起動時に出力トランジスタ１４のゲート・ソース間
には、電源電圧にほぼ等しいＶＤＤの電圧がかかるた
め、ON抵抗は非常に小さくなる。Ｖ／Ｒ起動時の電源電
流を、従来の場合と、本発明とをあわせて図３に示す。
破線ａは、従来のＶ／Ｒの電源電流を示し、実線ｂは本
発明のＶ／Ｒの電源電流を示す。また、横軸は時間、縦
軸は電源電流を示している。Ｖ／Ｒ起動時に、出力トラ
ンジスタのON抵抗値を制限することで、最大電源電流値
を小さく抑えることが可能である。
合、起動時に出力トランジスタ１４のゲート・ソース間
には、電源電圧にほぼ等しいＶＤＤの電圧がかかるた
め、ON抵抗は非常に小さくなる。Ｖ／Ｒ起動時の電源電
流を、従来の場合と、本発明とをあわせて図３に示す。
破線ａは、従来のＶ／Ｒの電源電流を示し、実線ｂは本
発明のＶ／Ｒの電源電流を示す。また、横軸は時間、縦
軸は電源電流を示している。Ｖ／Ｒ起動時に、出力トラ
ンジスタのON抵抗値を制限することで、最大電源電流値
を小さく抑えることが可能である。
【００１１】クランプ電圧を任意に設定することで、Ｖ
／Ｒ起動時に、ある電流値で負荷を充電して、出力電圧
を上昇させることが可能である。以上の説明では、エラ
ー・アンプの出力をクランプする手段としてツェナー・
ダイオードにて説明したが、ツェナー・ダイオード以外
でも、例えば、PN接合ダイオードや、ゲート・ドレイン
を接続したMOSトランジスタ（の複数段の接続）、ある
い別の回路構成によるクランプ回路を用いても同様な効
果があることは明白である。
／Ｒ起動時に、ある電流値で負荷を充電して、出力電圧
を上昇させることが可能である。以上の説明では、エラ
ー・アンプの出力をクランプする手段としてツェナー・
ダイオードにて説明したが、ツェナー・ダイオード以外
でも、例えば、PN接合ダイオードや、ゲート・ドレイン
を接続したMOSトランジスタ（の複数段の接続）、ある
い別の回路構成によるクランプ回路を用いても同様な効
果があることは明白である。
【００１２】図４は本発明の第２の実施例を示すＶ／Ｒ
回路図である。基準電圧回路１０、ブリーダ抵抗１１、
１２、エラー・アンプ１３及び、出力トランジスタ１４
は従来と同様である。実施例１との相違点は、エラー・
アンプ１３のクランプ回路のクランプ電圧が、時間とと
もにアナログ的に変化することである。エラー・アンプ
１３のクランプ回路１３０は、定電流回路１３１、コン
デンサ１３２及び、ボルテージ・フォロア回路１３３か
ら構成されている。
回路図である。基準電圧回路１０、ブリーダ抵抗１１、
１２、エラー・アンプ１３及び、出力トランジスタ１４
は従来と同様である。実施例１との相違点は、エラー・
アンプ１３のクランプ回路のクランプ電圧が、時間とと
もにアナログ的に変化することである。エラー・アンプ
１３のクランプ回路１３０は、定電流回路１３１、コン
デンサ１３２及び、ボルテージ・フォロア回路１３３か
ら構成されている。
【００１３】Ｖ／Ｒの起動時に、定電流回路１３１によ
って、コンデンサ１３２が充電され、徐々にボルテージ
・フォロア回路１３３のプラス端子の電圧Vpが電源電圧
VDDから低下する。ボルテージ・フォロア回路１３３の
出力は、シンクする能力はなく、ソースする能力のみあ
るとすると、エラー・アンプ１３の出力電圧Verrは、Ｖ
／Ｒの起動時に、ボルテージ・フォロア回路１３３の出
力によって、クランプされながら電源電圧VDDから徐々
に低下していく。
って、コンデンサ１３２が充電され、徐々にボルテージ
・フォロア回路１３３のプラス端子の電圧Vpが電源電圧
VDDから低下する。ボルテージ・フォロア回路１３３の
出力は、シンクする能力はなく、ソースする能力のみあ
るとすると、エラー・アンプ１３の出力電圧Verrは、Ｖ
／Ｒの起動時に、ボルテージ・フォロア回路１３３の出
力によって、クランプされながら電源電圧VDDから徐々
に低下していく。
【００１４】すなわち、Ｖ／Ｒの起動時に、出力トラン
ジスタのON抵抗を、大きな値から徐々に下げていくの
で、その時の電源の最大電流値を抑えることが可能であ
る。図５に、本発明の第２の実施例の、Ｖ／Ｒ起動時の
各部の波形を示す。横軸が時間、縦軸が各部の電圧を示
している。ボルテージ・フォロア回路１３３の出力は、
そのプラス端子の電圧Vpと共にVDDから低下する。この
間、エラー・アンプ１３の出力電圧Verrは、ボルテージ
・フォロア回路１３３によってクランプされるのでＶ／
Ｒの出力トランジスタのON抵抗値はある値に抑えられ
る。やがてＶｐの電圧が、本来のエラー・アンプの出力
電圧よりも低下すると、ボルテージ・フォロア回路１３
３の出力にシンク能力がないので、クランプ回路がない
場合と同じ動作をする。
ジスタのON抵抗を、大きな値から徐々に下げていくの
で、その時の電源の最大電流値を抑えることが可能であ
る。図５に、本発明の第２の実施例の、Ｖ／Ｒ起動時の
各部の波形を示す。横軸が時間、縦軸が各部の電圧を示
している。ボルテージ・フォロア回路１３３の出力は、
そのプラス端子の電圧Vpと共にVDDから低下する。この
間、エラー・アンプ１３の出力電圧Verrは、ボルテージ
・フォロア回路１３３によってクランプされるのでＶ／
Ｒの出力トランジスタのON抵抗値はある値に抑えられ
る。やがてＶｐの電圧が、本来のエラー・アンプの出力
電圧よりも低下すると、ボルテージ・フォロア回路１３
３の出力にシンク能力がないので、クランプ回路がない
場合と同じ動作をする。
【００１５】本発明の実施例では、Ｖ／Ｒの起動時にエ
ラー・アンプの出力を、クランプさせているが、電源ON
に限らず、チップ・イネーブル端子（チップON/OFF端
子）のある場合その制御信号によってエラー・アンプの
出力を、クランプさせても同様の効果がある。
ラー・アンプの出力を、クランプさせているが、電源ON
に限らず、チップ・イネーブル端子（チップON/OFF端
子）のある場合その制御信号によってエラー・アンプの
出力を、クランプさせても同様の効果がある。
【００１６】
【発明の効果】本発明のＶ／Ｒ制御回路及びＶ／Ｒは、
Ｖ／Ｒの起動時に、エラー・アンプの出力をクランプす
ることで、起動時の電源電流を抑えることができるとい
う効果がある。
Ｖ／Ｒの起動時に、エラー・アンプの出力をクランプす
ることで、起動時の電源電流を抑えることができるとい
う効果がある。
【図１】本発明の第１の実施例のＶ／Ｒ回路の説明図で
ある。
ある。
【図２】本発明の第１の実施例のＶ／Ｒ回路の動作説明
図である。
図である。
【図３】本発明のＶ／Ｒと従来のＶ／Ｒの起動時の電源
電流の説明図である。
電流の説明図である。
【図４】本発明の第２の実施例のＶ／Ｒ回路の説明図で
ある。
ある。
【図５】本発明の第２の実施例のＶ／Ｒ回路の動作説明
図である。
図である。
【図６】従来のＶ／Ｒ回路の説明図である。
１０ 基準電圧回路 １１、１２ ブリーダ抵抗 １３ エラー・アンプ １４ 出力トランジスタ １２０、１３０ エラー・アンプ・クランプ回路
Claims (2)
- 【請求項１】 少なくともエラー・アンプと、出力トラ
ンジスタを含むボルテージ・レギュレータにおいて、ボ
ルテージ・レギュレータの起動時に、ある一定時間、出
力トランジスタが、低抵抗状態でONすることを禁止する
回路を具備することを特徴とするボルテージ・レギュレ
ータ。 - 【請求項２】 前記ボルテージ・レギュレータの起動時
に、前記出力トランジスタのON抵抗を、ある一定時間高
抵抗状態にするかまたは、時間とともに徐々に小さくす
る請求項１記載のボルテージ・レギュレータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10023681A JPH11224131A (ja) | 1998-02-04 | 1998-02-04 | ボルテージ・レギュレータ |
| US09/237,231 US6208123B1 (en) | 1998-02-04 | 1999-01-26 | Voltage regulator with clamp circuit |
| TW088101250A TW421735B (en) | 1998-02-04 | 1999-01-27 | Voltage regulator |
| KR1019990003394A KR19990072377A (ko) | 1998-02-04 | 1999-02-02 | 전압레귤레이터 |
| KR1020060077223A KR100700406B1 (ko) | 1998-02-04 | 2006-08-16 | 전압 레귤레이터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10023681A JPH11224131A (ja) | 1998-02-04 | 1998-02-04 | ボルテージ・レギュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224131A true JPH11224131A (ja) | 1999-08-17 |
Family
ID=12117215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10023681A Pending JPH11224131A (ja) | 1998-02-04 | 1998-02-04 | ボルテージ・レギュレータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6208123B1 (ja) |
| JP (1) | JPH11224131A (ja) |
| KR (2) | KR19990072377A (ja) |
| TW (1) | TW421735B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100472719B1 (ko) * | 2001-07-13 | 2005-03-10 | 세이코 인스트루 가부시키가이샤 | 전압 레귤레이터의 과전류 보호 회로 |
| WO2009078345A1 (en) * | 2007-12-14 | 2009-06-25 | Ricoh Company, Ltd. | Constant voltage circuit |
| KR100967028B1 (ko) | 2008-06-03 | 2010-06-30 | 삼성전기주식회사 | 전류원을 이용한 소프트 스타트를 갖는 레귤레이터 |
| KR101018950B1 (ko) * | 2004-05-11 | 2011-03-02 | 세이코 인스트루 가부시키가이샤 | 정전압 출력 회로 |
| CN103809637A (zh) * | 2012-11-13 | 2014-05-21 | 上海华虹宏力半导体制造有限公司 | 电压调整电路 |
| CN111293881A (zh) * | 2020-02-11 | 2020-06-16 | 中国安全生产科学研究院 | 控制电路 |
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| JP4732617B2 (ja) * | 2001-06-08 | 2011-07-27 | セイコーインスツル株式会社 | ボルテージ・レギュレータ |
| JP4274786B2 (ja) * | 2002-12-12 | 2009-06-10 | パナソニック株式会社 | 電圧発生回路 |
| JP2005011280A (ja) * | 2003-06-23 | 2005-01-13 | Rohm Co Ltd | 電源回路 |
| JP3871659B2 (ja) * | 2003-06-25 | 2007-01-24 | ローム株式会社 | 電源回路 |
| CN101025637B (zh) * | 2006-02-20 | 2010-06-23 | 智原科技股份有限公司 | 电流模式的修整装置 |
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| JP5174390B2 (ja) * | 2007-08-06 | 2013-04-03 | ローム株式会社 | 電源装置及びこれを備えた電子機器 |
| US8129959B1 (en) * | 2008-04-22 | 2012-03-06 | Fairchild Semiconductor Corporation | Start-up circuitry and method for power converter |
| KR101014152B1 (ko) * | 2008-10-15 | 2011-02-14 | 기아자동차주식회사 | 차량 인버터 회로 및 그를 이용한 차량 |
| US8558530B2 (en) | 2010-05-26 | 2013-10-15 | Smsc Holdings S.A.R.L. | Low power regulator |
| JP2012203528A (ja) * | 2011-03-24 | 2012-10-22 | Seiko Instruments Inc | ボルテージ・レギュレータ |
| KR101857084B1 (ko) | 2011-06-30 | 2018-05-11 | 삼성전자주식회사 | 전원공급모듈, 이를 포함한 전자장치 및 그 전원공급방법 |
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