JPH11214549A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH11214549A JPH11214549A JP10008708A JP870898A JPH11214549A JP H11214549 A JPH11214549 A JP H11214549A JP 10008708 A JP10008708 A JP 10008708A JP 870898 A JP870898 A JP 870898A JP H11214549 A JPH11214549 A JP H11214549A
- Authority
- JP
- Japan
- Prior art keywords
- insulating substrate
- semiconductor device
- package
- semiconductor chip
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/45124—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
の半導体チップへの適用を可能にする。 【解決手段】 開示される半導体装置は、半導体チップ
4が機械的強度に優れた絶縁基板1の一主面上にフェー
スダウンボンディングされ、中空状のパッケージ6が半
導体チップ4を封止するように、半導体チップ4の接続
位置から離れた位置の絶縁基板1の一主面上に固着され
てなっている。
Description
その製造方法に係り、詳しくは、中空状のパッケージを
有する半導体装置及びその製造方法に関する。
モリやマイクロプロセッサ等のLSI(大規模集積回
路)に用いられるパッケージの1つとして、樹脂等の絶
縁性材料から構成された中空状のものが知られている。
この中空状のパッケージは、半導体チップ上におけるボ
ンディングワイヤ等の配線、あるいは電極パッド等の信
号経路を中空内に配置することにより、寄生容量を低減
することができるので、特に高周波用半導体装置に適用
して効果的である。
すもので、特開昭62−42440号公報に開示された
構造を示している。同公報記載の半導体装置は、ICチ
ップ51がダイスボンディングされたリードフレーム5
2の表裏面に中空状の一次封止樹脂シート53が溶着さ
れ、その一次封止樹脂シート53は二次封止樹脂54に
よりモールドされている。ICチップ51の電極パッド
とリードフレーム52のリード部との間にボンディング
された金属細線55は、上記一次封止樹脂シート53の
中空内に配置されている。
公報に記載の半導体装置は、パッケージが一次封止樹脂
シート53と二次封止樹脂54との二重構造になってい
るので、構造が複雑なため、製造コストがアップすると
いう欠点がある。
特開平5−291322号公報に記載の半導体装置が提
供されている。この公報に記載の半導体装置は、図19
に示すように、絶縁フィルム61sに貼り付けたリード
パターン61dからなるフィルムキャリア61上に半導
体チップ62がフィースダウンボンディングされ、半導
体チップ62の表面(能動面)側に凹部63を形成した
封止用樹脂シート63aが貼り付けられるとともに、そ
の裏面側には他の封止用樹脂シート63bが貼り付けら
れている。半導体チップ62の電極パッド62aは、封
止用樹脂シート63aの凹部63による中空内に配置さ
れている。
導体装置を製造するには、図20に示すように、まず、
フィルムキャリア61上にフィースダウンボンディング
され半導体チップ62の表面側に、予め未硬化樹脂の半
導体チップ62と対向する主面に選択的に光照射を行っ
て、一部分の樹脂のみを硬化させて凹部63を形成した
封止用樹脂シート63aを配置するとともに、半導体チ
ップの裏面側に封止用樹脂シート63bを配置する。次
に、封止用樹脂シート63a及び63bをそれぞれ、半
導体チップ62の表面側及び裏面側に貼り付けた後、圧
縮成形処理を行うことにより、上記の半導体装置が製造
される。
分的に凹部63を形成するには、上記の光照射の他に、
紫外線照射、赤外線照射及び熱風吹き付け等の部分架橋
手段が利用されている。
5−291322号公報に記載の従来技術では、半導体
チップが機械的強度に劣るリードパターンにフェースダ
ウンボンディングされ、また、半導体チップに外力が加
わり易い構造になっているので、接続信頼性が低い、と
いう問題がある。すなわち、図19及び図20から明ら
かなように、半導体チップ63がボンディングされるリ
ードパターン61dは絶縁フィルム61sによって支持
されているだけなので、機械的強度の低下は避けられな
い。また、ボンディング部分には封止用樹脂シート63
aが接しているので、これによる外力がボンディング部
分に加わり易いため、接続強度に影響を受けるようにな
る。最悪の場合、これらが原因でボンディング部分が剥
離してしまう虞がある。
半導体装置には適用困難である、という問題もある。す
なわち、特開平5−291322号公報に記載の従来技
術では封止用樹脂シート63aに凹部63を形成する方
法として、光照射等の部分架橋手段を利用しているが、
このような方法は例えば上記公報に記載されているよう
な10×10mm程度の比較的大きなサイズの半導体チッ
プに適用する場合は問題がない。しかし、数mm程度例え
ば1×1mm程度、あるいはこれ以下の微小サイズの半導
体チップに適用しようとした場合には、上記の手段では
この半導体チップに対応した凹部の形成が精度的に厳し
くなるため、適用困難になる。
もので、接続信頼性を向上させ、さらに、微小サイズの
半導体チップへの適用を可能にする半導体装置及びその
製造方法を提供することを目的としている。
に、請求項1記載の発明は、中空状のパッケージを有す
る半導体装置に係り、配線パターンが形成された絶縁基
板の一主面上に半導体チップが接続され、該半導体チッ
プを封止するように絶縁性の中空状のパッケージが、上
記半導体チップの接続位置から離れた位置の上記絶縁基
板の一主面上に固着されていることを特徴としている。
ッケージを有する半導体装置に係り、一主面が凹凸状に
形成された絶縁基板の上記凹部上に配線パターンが形成
され、かつ、凹部上に半導体チップが接続され、該半導
体チップを封止するように絶縁性のシートが上記絶縁基
板の凸部上に固着され、その絶縁基板の凸部と上記シー
トとにより中空状のパッケージが構成されていることを
特徴としている。
は2記載の半導体装置に係り、上記半導体チップの電極
パッドと、上記絶縁基板の配線パターンとがボール状導
体を通じて接続されていることを特徴としている。
は2記載の半導体装置に係り、上記半導体チップの電極
パッドと、上記絶縁基板の配線パターンとがボンディン
グワイヤを通じて接続されていることを特徴としてい
る。
至4のいずれか1に記載の半導体装置に係り、上記絶縁
基板の配線パターンが、上記パッケージの外部まで延長
して形成されていることを特徴としている。
至4のいずれか1に記載の半導体装置に係り、上記絶縁
基板の配線パターンが、上記絶縁基板の他主面に形成さ
れた配線パターンに、上記絶縁基板に形成されたスルー
ホール配線を通じて接続されていることを特徴としてい
る。
載の半導体装置に係り、上記絶縁基板の他主面の配線パ
ターンに、ボール状の外部端子が接続されていることを
特徴としている。
載の半導体装置に係り、上記絶縁基板の他主面の配線パ
ターンに、ピン状の外部端子が接続されていることを特
徴としている。
至8のいずれか1に記載の半導体装置に係り、上記絶縁
基板の一主面上の上記パッケージが固着される位置に、
あるいは上記シートが固着される位置に、上記パッケー
ジあるいは上記シートが密着性良く固着されるための特
殊加工が施されていることを特徴としている。
記載の半導体装置を製造する方法に係り、シート状の絶
縁基板に複数の中空部を形成するパッケージ基板形成工
程と、一主面上に半導体チップの電極パッドに対応した
配線パターンを形成する絶縁基板形成工程と、上記絶縁
基板の一主面上に上記半導体チップを接続した後、上記
中空部が対応する半導体チップを封止するように、上記
絶縁基板の一主面上に上記パッケージ基板を固着するパ
ッケージ基板固着工程と、上記パッケージ基板及び上記
絶縁基板を、個々の半導体チップごとに分離する基板分
離工程とを含むことを特徴としている。
記載の半導体装置を製造する方法に係り、一主面が凹凸
状に形成され、その凹部上に半導体チップの電極パッド
に対応した配線パターンを形成する絶縁基板形成工程
と、上記絶縁基板の一主面の凹部上に上記半導体チップ
を接続した後、上記半導体チップを封止するように、上
記絶縁基板の一主面の凸部上に絶縁性のシートからなる
パッケージ基板を固着するパッケージ基板固着工程と、
上記パッケージ基板及び上記絶縁基板を、個々の半導体
チップごとに分離する基板分離工程とを含むことを特徴
としている。
0又は11記載の半導体装置を製造する方法に係り、上
記絶縁基板形成工程において、上記絶縁基板の一主面上
の上記パッケージ基板が固着される位置に、そのパッケ
ージ基板を密着性良く固着するための特殊加工を施すこ
とを特徴としている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第1実施例 図1は、この発明の第1実施例である半導体装置の構成
を示す図で、同図(a)は同半導体装置の平面図、同図
(b)は同図(a)のA−A矢視断面図、図2は、同半
導体装置の製造方法を工程順に示す工程図、また、図3
乃至図5は、図2の同半導体装置の製造方法の一部の工
程の置き換えを示す工程図である。この例の半導体装置
は、同図に示すように、プラスチック基板、セラミック
基板等の絶縁基板1の一主面上に配線パターン2が形成
され、その一主面上に半導体チップ3がフェースダウン
ボンディングされて構成されている。一例として、半導
体チップ3は、略1×1mmの微小サイズを有してい
る。半導体チップ3は、具体的には、その電極パッド4
がはんだ、金等のボール状導体5を通じて配線パターン
2に接続されている。
3を封止するように、ポリイミド樹脂、エポキシ樹脂等
の熱硬化性樹脂等からなる、例えば平面形状が方形の中
空状のパッケージ6が、半導体チップ3の接続位置から
略50μm離れた位置に固着されている。パッケージ6
を固着する手段としては、熱圧着法を挙げることができ
る。
が固着される位置には、パッケージ6が密着性良く固着
されるための疎面部7が形成されている。疎面部7を形
成する手段としては、研磨剤による表面加工法を挙げる
ことができる。また、絶縁基板1の一主面上の配線パタ
ーン2は、パッケージ6の外部まで延長するように形成
されていて、外部端子として使用されるようになってい
る。
置の製造方法について工程順に説明する。まず、同図
(a)に示すように、例えばエポキシ樹脂の一種である
クレゾールノボラックタイプの熱硬化性樹脂からなる、
略0.5mmの厚さの樹脂シートを用いて、上型8と下型
9との間にセットする。次に、略175℃に加熱しなが
ら、矢印方向に真空吸引して平面形状が方形の複数の中
空部6aを形成することにより、パッケージ基板6bを
形成する。このような真空吸引成形法によれば、中空部
6aを高精度で形成するのが容易なので、微小サイズの
半導体チップに適用できる中空状のパッケージの形成が
可能となる。
に示したような、プレス成形法によってパッケージ基板
6bを形成することもできる。同図において、上記の樹
脂シートは、予め下型9a上にセットされた状態で、上
型8aによりプレスされることにより、複数の中空部6
cを有するパッケージ基板6dが形成される。このプレ
ス成形方法によっても、中空部6cを高精度で形成する
ことができる。
ック基板、セラミック基板等からなる略0.1〜0.2
mmの厚さの絶縁基板1の一主面上に、スクリーン印刷法
等により配線パターン2を形成する。次に、絶縁基板1
の一主面上の配線パターン2を含む領域を、樹脂等のマ
スク10で覆った状態で、パッケージ基板6bが固着さ
れる位置に、そのパッケージ基板6bを密着性良く固着
するための疎面部7を形成する。疎面部7は、特殊加工
を施して形成し、例えばノズル11から、アルミナ(♯
320、最大粒径98μm、平均粒径40μm、最小粒
径27μm)と水との混合液(体積濃度17±1%)か
らなる研磨剤12を、マスク10で覆われていない絶縁
基板1の一主面に噴射して形成する。これにより、表面
粗さRmax3〜4μmの疎面部7が形成される。
く固着するためには、疎面部7に代えて、接着剤を利用
することもできる。この場合、1つの方法として、図4
に示すように、絶縁基板1の一主面の固着位置にニード
ル13から部分的に接着剤14を塗布するようにする。
他の方法として、図5に示すように、まず、同図(a)
に示すように、絶縁基板1の一主面の固着位置以外を樹
脂等のマスク10aで覆った後、同図(b)に示すよう
に、スクリーン印刷法等で固定位置に接着剤14aを塗
布するようにする。いずれの方法による接着剤14、1
4aによっても、上記の疎面部7と同様の役割を担わせ
ることができる。
1の一主面上に、略0.35×0.35×0.16mmの
微小サイズの半導体チップ3をフェースダウンボンディ
ングする。このフェースダウンボンディングは、半導体
チップ3の電極パッド4をはんだ、金等のボール状導体
5を通じて配線パターン2に接続する。
ジ基板6bを中空部6aが半導体チップ3を封止するよ
うに、その基部6eを絶縁基板1の疎面部7に熱圧着法
により固着する。この熱圧着法は、温度略175℃、圧
力70〜120g/cm2、硬化時間15〜25秒の条件
で行う。このパッケージ基板6dの固着は、その固着位
置が半導体チップ3の接続位置から略50μm離れた位
置に固着させるようにする。
ジ基板6b及び絶縁基板1を、ダイシングブレードを用
いて個々の半導体チップ3ごとに切断分離することによ
り、図1に示したような半導体装置が製造される。
半導体チップ3が機械的強度に優れた絶縁基板1の一主
面上に接続され、また、中空状のパッケージ6が半導体
チップ3を封止するように、半導体チップ3の接続位置
から離れた位置の絶縁基板1の一主面上に固着されてい
るので、パッケージ6による外力が半導体チップ3に加
わらないため、半導体装置の接続信頼性を向上させるこ
とができる。また、パッケージ6の中空部6aを高精度
で形成することができるので、微小サイズの半導体チッ
プ3への適用が可能となる。さらに、絶縁基板1の一主
面上の中空状のパッケージ6を固着する位置には、疎面
部7が形成されているので、パッケージ6を密着性良く
固着することができる。また、中空状のパッケージ6
は、絶縁基板1の一主面上のみに設けられているので、
パッケージ6の材料費が少なくなるので、生産性を向上
させることができる。
を概略示す断面図である。この第2実施例の半導体装置
の構成が、上述の第1実施例のそれと大きく異なるとこ
ろは、半導体チップ3が絶縁基板1の一主面上にフェー
スアップボンディングされている点である。すなわち、
半導体チップ3は接着剤によって絶縁基板1の一主面上
に接続され、その電極パッド4は金線、アルミニウム線
等のボンディングワイヤ15を通じて、絶縁基板1の配
線パターン2に接続されている。なお、上記以外の点で
は、上述の第1実施例と略同様であるので、図6におい
て、図1の構成部分と同一の各部には、同一の符号を付
してその説明を省略する。
1実施例において述べたと略同様の効果を得ることがで
きる。加えて、上述の第1実施例の場合に比べて、ボン
ディングワイヤ15が半導体チップ3の周囲に配置され
ているので、ボンディングワイヤ15がパッケージ6に
触れて外力を受ける可能性がより大きくなるが、パッケ
ージ6の中空部6aを高精度で形成できるため、そのよ
うな可能性を解消することができる。
を概略示す断面図である。この第3実施例の半導体装置
の構成が、上述の第1実施例のそれと大きく異なるとこ
ろは、絶縁基板1の一主面上の配線パターン2がパッケ
ージ4の外部に延長されておらずに、絶縁基板1の他主
面上に形成された配線パターン2aに接続されている点
である。すなわち、絶縁基板1の一主面上の配線パター
ン2は、絶縁基板1に形成されたスルーホール配線16
を通じて、他主面上の配線パターン2aに接続されてい
る。そして、その配線パターン2aには外部端子として
働く、はんだ、金等のボール状外部端子17に接続され
ている。いわゆる、BGA(Ball Grid Array)端子構
造になっている。
1実施例において述べたと略同様の効果を得ることがで
きる。加えて、上述の第1実施例の場合に比べて、外部
端子として働くボール状の外部端子17がパッケージ6
の外部でなく、絶縁基板1の他主面上に配置されている
ので、部品としてプリント基板に実装する場合に、実装
面積が節約することができる。
を概略示す断面図である。この第4実施例の構成が、上
述の第3実施例のそれと大きく異なるところは、絶縁基
板1の他主面上の配線パターン2aに、ピン状の外部端
子18を接続するよいにした点である。いわゆる、PG
A(Pinl Grid Array)端子構造になっている。このよ
うに、この例の構成によっても、第3実施例において述
べたと略同様の効果を得ることができる。
を概略示す断面図である。この第5実施例の構成が、上
述の第3実施例のそれと大きく異なるところは、半導体
チップ3が絶縁基板1の一主面上にフェースアップボン
ディングされている点である。
3実施例において述べたと略同様の効果を得ることがで
きる。加えて、上述の第3実施例の場合に比べて、ボン
ディングワイヤ15が半導体チップ3の周囲に配置され
ているので、ボンディングワイヤ15がパッケージ6に
触れて外力を受ける可能性がより大きくなるが、パッケ
ージ6の中空部6aを高精度で形成できるため、そのよ
うな可能性を解消することができる。
成を概略示す断面図である。この第6実施例の構成が、
上述の第4実施例のそれと大きく異なるところは、半導
体チップ3が絶縁基板1の一主面上にフェースアップボ
ンディングされている点である。
4実施例において述べたと略同様の効果を得ることがで
きる。加えて、上述の第4実施例の場合に比べて、ボン
ディングワイヤ15が半導体チップ3の周囲に配置され
ているので、ボンディングワイヤ15がパッケージ6に
触れて外力を受ける可能性がより大きくなるが、パッケ
ージ6の中空部6aを高精度で形成できるため、そのよ
うな可能性を解消することができる。
成を示す図で、同図(a)は同半導体装置の平面図、同
図(b)は同図(a)のA−A矢視断面図、また、図1
2は、同半導体装置の製造方法を工程順に示す工程図で
ある。この例の半導体装置は、同図に示すように、プラ
スチック基板、セラミック基板等の絶縁基板21の一主
面が、凹部21a及び凸部21bを有する凹凸状に形成
されている。そして、絶縁基板21の一主面の凹部21
a上には配線パターン22が形成され、その凹部21a
上に半導体チップ23がフェースダウンボンディングさ
れている。一例として、半導体チップ23は、略1×1
mmの微小サイズを有している。半導体チップ23は、
具体的にはその電極パッド24がはんだ、金等のボール
状導体25を通じて配線パターン22に接続されてい
る。
は、半導体チップ23を封止するように、ポリイミド樹
脂、エポキシ樹脂等の熱硬化性樹脂等からなる例えば平
面形状が方形の樹脂シート26が熱圧着法等で固着され
ている。そして、絶縁基板21の凸部21bとシート2
6とによって、中空状のパッケージ27が構成されてい
る。絶縁基板21の一主面の凹部21a上の配線パター
ン22は、パッケージ27の外部まで延長するように形
成されていて、外部端子として使用されるようになって
いる。
装置の製造方法について工程順に説明する。まず、同図
(a)に示すように、プラスチック基板、セラミック基
板等からなり、一主面が凹部21a及び凸部21bを有
する凹凸状に形成され、その凹部21a上に配線パター
ン22が形成された絶縁基板21を用意する。凹部21
aは略0.1〜0.2mmの厚さに、凸部21bは略0.
2〜0.3mmの厚さに形成される。そのような絶縁基板
21の形成は、周知のセラミック基板形成技術を利用す
ることにより、容易に形成できるのでその詳細な説明は
省略する。また、セラミック基板形成技術によって凹部
21aを高精度で形成することができる。
21の一主面の凹部21a上に、略0.35×0.35
×0.16mmの微小サイズの半導体チップ23をフェー
スダウンボンディングする。このフェースダウンボンデ
ィングは、半導体チップ23の電極パッド24をはん
だ、金等のボール状導体25を通じて配線パターン22
に接続する。
ポキシ樹脂の一種であるクレゾールノボラックタイプの
熱硬化性樹脂からなる、略0.5mmの厚さの樹脂シート
26を用いて、半導体チップ23を封止するように、絶
縁基板21の一主面の凸部21b上に熱圧着法等により
に固着する。これにより、絶縁基板21の凹部21aと
樹脂シート26とによって、中空状のパッケージ27が
構成される。次に、同図(d)に示すように、絶縁基板
21及び樹脂シート26を、ダイシングブレードを用い
て個々の半導体チップ23ごとに分離することにより、
図11に示したような半導体装置が製造される。
ば、半導体チップ24が機械的強度に優れた絶縁基板2
1の一主面の凹部21a上に接続され、また、樹脂シー
ト26を半導体チップ23を封止するようにその凸部2
1b上に固着して、凸部21bと樹脂シート26とによ
って、中空状のパッケージ27を構成するようにしたの
で、中空状のパッケージ27が、半導体チップ23の接
続位置から離れた位置の絶縁基板21の一主面上に形成
されているので、パッケージ27による外力が半導体チ
ップ23に加わらないため、半導体装置の接続信頼性を
向上させることができる。
21aを高精度で形成することができるので、微小サイ
ズの半導体チップ23への適用が可能となる。また、中
空状のパッケージ27は絶縁基板21の一主面上のみに
設けられているので、パッケージ27の材料費が少なく
なるので、生産性を向上させることができる。
成を概略示す断面図である。この第8実施例の半導体装
置の構成が、上述の第7実施例のそれと大きく異なると
ころは、半導体チップ23が絶縁基板21の一主面の凹
部21a上にフェースアップボンディングされている点
である。すなわち、半導体チップ23は接着剤によって
絶縁基板21の一主面の凹部21a上に接続され、その
電極パッド24は金線、アルミニウム線等のボンディン
グワイヤ28を通じて、絶縁基板21の配線パターン2
2に接続されている。
7実施例において述べたと略同様の効果を得ることがで
きる。加えて、上述の第7実施例の場合に比べて、ボン
ディングワイヤ28が半導体チップ23の周囲に配置さ
れているので、ボンディングワイヤ28がパッケージ2
7に触れて外力を受ける可能性がより大きくなるが、パ
ッケージ27の中空部となる凹部21aを高精度で形成
できるため、そのような可能性を解消することができ
る。
成を概略示す断面図である。この第9実施例の半導体装
置の構成が、上述の第7実施例のそれと大きく異なると
ころは、絶縁基板21の一主面の凹部21a上の配線パ
ターン22がパッケージ27の外部に延長されておらず
に、絶縁基板21の他主面上に形成された配線パターン
22aに接続されている点である。すなわち、絶縁基板
21の一主面の凹部21a上の配線パターン22は、絶
縁基板21の凹部21aに形成されたスルーホール配線
29を通じて、他主面上の配線パターン22aに接続さ
れている。そして、その配線パターン22aには外部端
子として働く、はんだ、金等のボール状の外部端子30
に接続されている。いわゆる、BGA端子構造になって
いる。
7実施例において述べたと略同様の効果を得ることがで
きる。加えて、上述の第7実施例の場合に比べて、外部
端子として働くボール状の外部端子30がパッケージ2
7の外部でなく、絶縁基板21の他主面上に配置されて
いるので、部品としてプリント基板に実装する場合に、
実装面積が節約することができる。
構成を概略示す断面図である。この第10実施例の半導
体装置の構成が、上述の第9実施例のそれと大きく異な
るところは、絶縁基板21の他主面上の配線パターン2
2aに、ピン状の外部端子31を接続するようにした点
である。いわゆる、PGA端子構造になっている。この
ように、この例の構成によっても、第9実施例において
述べたと略同様の効果を得ることができる。
構成を概略示す断面図である。この第11実施例の半導
体装置の構成が、上述の第9実施例のそれと大きく異な
るところは、半導体チップ23が絶縁基板21の一主面
の凹部21a上にフェースアップボンディングされてい
る点である。このように、この例の構成によっても、第
9実施例において述べたと略同様の効果を得ることがで
きる。
構成を概略示す断面図である。この第12実施例の半導
体装置の構成が、上述の第11実施例のそれと大きく異
なるところは、絶縁基板21の他主面上の配線パターン
22aに、ピン状の外部端子32を接続するようにした
点である。いわゆる、PGA端子構造になっている。こ
のように、この例の構成によっても、第11実施例にお
いて述べたと略同様の効果を得ることができる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、配線基
板1、21に形成する配線パターン2、2a、22、2
2aの数や、ボール状の外部端子、ピン状の外部端子の
数等は、任意に増減できる。また、中空状のパッケージ
6、27の平面形状は、方形に限らずに、円形、多角形
等に変更することができる。
ート26等を絶縁基板1、21の一主面上に固着する手
段としては、熱圧着法に限らずに、超音波併用熱圧着法
を利用することができる。また、絶縁基板1のパッケー
ジ6の固着位置に、接着剤14、14aを塗布した場合
には、光照射を利用して接着剤14、14aを硬化処理
してパッケージ6を固着することもできる。
るための特殊加工処理は、一主面が凹凸状の絶縁基板2
1の凸部21bに対して適用することもできる。また、
半導体チップ3、23のサイズ、絶縁基板1、21の厚
さ、パッケージ基板6b、6d、樹脂シート26の厚さ
等の値、特殊加工処理の条件、熱圧着法の条件などは、
必要に応じて変更することが可能である。
よれば、半導体チップが機械的強度に優れた絶縁基板の
一主面上に接続され、また、中空状のパッケージが半導
体チップを封止するように、半導体チップの接続位置か
ら離れた位置の絶縁基板の一主面上に固着されているの
で、パッケージによる外力が半導体チップに加わらない
ため、半導体装置の接続信頼性を向上させることができ
る。また、パッケージの中空部を高精度で形成すること
ができるので、微小サイズの半導体チップへの適用が可
能となる。また、絶縁基板の一主面上の中空状のパッケ
ージを固着する位置には、特殊処理が施されているの
で、パッケージを密着性良く固着できる。また、中空状
のパッケージは絶縁基板の一主面上のみに設けられてい
るので、パッケージの材料費が嵩ばらず、それゆえ、生
産性の向上を図ることができる。
を示す図で、同図(a)は同半導体装置の平面図、同図
(b)は同図(a)のA−A矢視断面図ある。
である。
えを示す工程図である。
えを示す工程図である。
えを示す工程図である。
を示す断面図ある。
を示す断面図である。
を示す断面図である。
を示す断面図である。
成を示す断面図である。
成を示す図で、同図(a)は同半導体装置の平面図、同
図(b)は同図(a)のA−A矢視断面図ある。
図である。
成を示す断面図である。
成を示す断面図である。
構成を示す断面図である。
構成を示す断面図である。
構成を示す断面図である。
である。
面図である。
る。
Claims (12)
- 【請求項1】 中空状のパッケージを有する半導体装置
であって、 配線パターンが形成された絶縁基板の一主面上に半導体
チップが接続され、該半導体チップを封止するように絶
縁性の中空状のパッケージが、前記半導体チップの接続
位置から離れた位置の前記絶縁基板の一主面上に固着さ
れていることを特徴とする半導体装置。 - 【請求項2】 中空状のパッケージを有する半導体装置
であって、 一主面が凹凸状に形成された絶縁基板の前記凹部上に配
線パターンが形成され、かつ、前記凹部上に半導体チッ
プが接続され、該半導体チップを封止するように絶縁性
のシートが前記絶縁基板の凸部上に固着され、その絶縁
基板の凸部と前記シートとにより中空状のパッケージが
構成されていることを特徴とする半導体装置。 - 【請求項3】 前記半導体チップの電極パッドと、前記
絶縁基板の前記配線パターンとがボール状導体を通じて
接続されていることを特徴とする請求項1又は2記載の
半導体装置。 - 【請求項4】 前記半導体チップの電極パッドと、前記
絶縁基板の前記配線パターンとがボンディングワイヤを
通じて接続されていることを特徴とする請求項1又は2
記載の半導体装置。 - 【請求項5】 前記絶縁基板の前記配線パターンは、前
記パッケージの外部まで延長して形成されていることを
特徴とする請求項1乃至4のいずれか1に記載の半導体
装置。 - 【請求項6】 前記絶縁基板の前記配線パターンは、前
記絶縁基板の他主面に形成された配線パターンに、前記
絶縁基板に形成されたスルーホール配線を通じて接続さ
れていることを特徴とする請求項1乃至4のいずれか1
に記載の半導体装置。 - 【請求項7】 前記絶縁基板の他主面の前記配線パター
ンに、ボール状の外部端子が接続されていることを特徴
とする請求項6記載の半導体装置。 - 【請求項8】 前記絶縁基板の他主面の前記配線パター
ン、ピン状の外部端子が接続されていることを特徴とす
る請求項6記載の半導体装置。 - 【請求項9】 前記絶縁基板の一主面上の前記パッケー
ジが固着される位置に、あるいは前記シートが固着され
る位置に、前記パッケージあるいは前記シートが密着性
良く固着されるための特殊加工が施されていることを特
徴とする請求項1乃至8のいずれか1に記載の半導体装
置。 - 【請求項10】 請求項1記載の半導体装置を製造する
方法であって、 シート状の絶縁基板に複数の中空部を形成するパッケー
ジ基板形成工程と、 一主面上に半導体チップの電極パッドに対応した配線パ
ターンを形成する絶縁基板形成工程と、 前記絶縁基板の一主面上に前記半導体チップを接続した
後、前記中空部が対応する半導体チップを封止するよう
に、前記絶縁基板の一主面上に前記パッケージ基板を固
着するパッケージ基板固着工程と、 前記パッケージ基板及び前記絶縁基板を、個々の半導体
チップごとに分離する基板分離工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項11】 請求項2記載の半導体装置を製造する
方法であって、 一主面が凹凸状に形成され、その凹部上に半導体チップ
の電極パッドに対応した配線パターンを形成する絶縁基
板形成工程と、 前記絶縁基板の一主面の凹部上に前記半導体チップを接
続した後、前記半導体チップを封止するように、前記絶
縁基板の一主面の凸部上に絶縁性のシートからなるパッ
ケージ基板を固着するパッケージ基板固着工程と、 前記パッケージ基板及び前記絶縁基板を、個々の半導体
チップごとに分離する基板分離工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項12】 前記絶縁基板形成工程において、前記
絶縁基板の一主面上の前記パッケージ基板が固着される
位置に、そのパッケージ基板を密着性良く固着するため
の特殊加工を施すことを特徴とする請求項10又は11
記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00870898A JP3339397B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00870898A JP3339397B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11214549A true JPH11214549A (ja) | 1999-08-06 |
JP3339397B2 JP3339397B2 (ja) | 2002-10-28 |
Family
ID=11700449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00870898A Expired - Fee Related JP3339397B2 (ja) | 1998-01-20 | 1998-01-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3339397B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002118192A (ja) * | 2000-10-10 | 2002-04-19 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP2002118191A (ja) * | 2000-10-10 | 2002-04-19 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP2009065205A (ja) * | 2003-10-30 | 2009-03-26 | Kyocera Corp | 電子装置の製造方法 |
-
1998
- 1998-01-20 JP JP00870898A patent/JP3339397B2/ja not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002118192A (ja) * | 2000-10-10 | 2002-04-19 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP2002118191A (ja) * | 2000-10-10 | 2002-04-19 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
JP4565727B2 (ja) * | 2000-10-10 | 2010-10-20 | 三洋電機株式会社 | 半導体装置の製造方法 |
JP4565728B2 (ja) * | 2000-10-10 | 2010-10-20 | 三洋電機株式会社 | 中空気密パッケージ型の半導体装置 |
JP2009065205A (ja) * | 2003-10-30 | 2009-03-26 | Kyocera Corp | 電子装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3339397B2 (ja) | 2002-10-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2003234359A (ja) | 半導体装置の製造方法 | |
JPH0794553A (ja) | 半導体装置およびその製造方法 | |
KR20020077104A (ko) | 반도체 패키지 및 그 제조방법 | |
JP2625654B2 (ja) | 半導体装置およびその製造方法 | |
JPH1050878A (ja) | 半導体装置およびその製造方法 | |
JP2002270717A (ja) | 半導体装置 | |
JP2004119727A (ja) | 回路装置の製造方法 | |
US20090170307A1 (en) | Method of manufacturing semiconductor device | |
JP3339397B2 (ja) | 半導体装置の製造方法 | |
JP4057875B2 (ja) | 半導体装置の製造方法 | |
JP2003046054A (ja) | 板状体、リードフレームおよび半導体装置の製造方法 | |
JP3899755B2 (ja) | 半導体装置 | |
JP2002246539A (ja) | 半導体装置の製造方法 | |
JP2003046053A (ja) | 半導体装置およびその製造方法 | |
JPH08236560A (ja) | 半導体集積回路装置およびその製造方法 | |
JP2002252309A (ja) | 半導体チップのパッケージ構造及びパッケージ方法 | |
JPH10284648A (ja) | 半導体装置 | |
JP2003051511A (ja) | 半導体装置及びその製造方法 | |
KR100456815B1 (ko) | 반도체 패키지 및 이것의 반도체 칩 부착방법 | |
JPH09116251A (ja) | 半導体ベアチップの取付方法および取付構造 | |
JPH02241040A (ja) | 半導体装置の製造方法 | |
KR20030045224A (ko) | 와이어 본딩 방식의 칩 스케일 패키지 및 그 제조방법 | |
JPH11307483A (ja) | 半導体装置の製法および半導体装置 | |
KR100379086B1 (ko) | 반도체패키지제조방법 | |
JP2000228457A (ja) | 半導体装置、その製造方法及びテープキャリア |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070816 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080816 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080816 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090816 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100816 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100816 Year of fee payment: 8 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100816 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110816 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120816 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120816 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130816 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |