JPH11121745A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11121745A JPH11121745A JP28639897A JP28639897A JPH11121745A JP H11121745 A JPH11121745 A JP H11121745A JP 28639897 A JP28639897 A JP 28639897A JP 28639897 A JP28639897 A JP 28639897A JP H11121745 A JPH11121745 A JP H11121745A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】
【課題】 ゲート電極上のシリサイド層をその深さの制
約を受けずに厚膜化し、微細化したときに生じる層抵抗
の上昇とばらつきの増加を抑制し、耐熱性を向上させ
る。 【解決手段】 多結晶シリコン４上にシリコン窒化膜５
を形成し、ゲート電極としてパターニングする。次に、
酸化膜の側壁６を形成し、イオン注入により拡散層７を
形成する。続いて、１回目のチタン８を堆積し、窒化雰
囲気中でＲＴＡを行い、拡散層７上にのみチタンシリサ
イド層を形成する。未反応チタンを除去した後、層間絶
縁膜１０を形成し、化学的機械的研磨（ＣＭＰ）によ
り、ゲート電極上のシリコン窒化膜５の表面が露出する
まで研磨して、層間絶縁膜１０を平坦化する。この時、
シリコン窒化膜５がＣＭＰストッパーになる。次に、シ
リコン窒化膜５を除去した後、２回目のチタンを１回目
よりも厚く堆積し、窒化雰囲気中でＲＴＡを行い、ゲー
ト電極上に拡散層７上よりも厚いチタンシリサイド層１
２を形成する。
約を受けずに厚膜化し、微細化したときに生じる層抵抗
の上昇とばらつきの増加を抑制し、耐熱性を向上させ
る。 【解決手段】 多結晶シリコン４上にシリコン窒化膜５
を形成し、ゲート電極としてパターニングする。次に、
酸化膜の側壁６を形成し、イオン注入により拡散層７を
形成する。続いて、１回目のチタン８を堆積し、窒化雰
囲気中でＲＴＡを行い、拡散層７上にのみチタンシリサ
イド層を形成する。未反応チタンを除去した後、層間絶
縁膜１０を形成し、化学的機械的研磨（ＣＭＰ）によ
り、ゲート電極上のシリコン窒化膜５の表面が露出する
まで研磨して、層間絶縁膜１０を平坦化する。この時、
シリコン窒化膜５がＣＭＰストッパーになる。次に、シ
リコン窒化膜５を除去した後、２回目のチタンを１回目
よりも厚く堆積し、窒化雰囲気中でＲＴＡを行い、ゲー
ト電極上に拡散層７上よりも厚いチタンシリサイド層１
２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法、特にゲート電極、及びソース、ドレイン拡散層上
に自己整合的にシリサイド層が形成されたＭＯＳ型トラ
ンジスタを有する半導体装置の製造方法に関する。
方法、特にゲート電極、及びソース、ドレイン拡散層上
に自己整合的にシリサイド層が形成されたＭＯＳ型トラ
ンジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体素子を微細化することで高速化を
実現してきたが、スケーリング則に従わない寄生抵抗の
増大を抑制することが重要になってきている。ゲート電
極及び拡散層を低抵抗化するためには、シリサイド化が
有効な手段である。
実現してきたが、スケーリング則に従わない寄生抵抗の
増大を抑制することが重要になってきている。ゲート電
極及び拡散層を低抵抗化するためには、シリサイド化が
有効な手段である。
【０００３】従来のゲート電極及び拡散層上に自己整合
的にシリサイド層が形成されたＭＯＳ型半導体装置の製
造方法を図２、図３を用いて説明する。
的にシリサイド層が形成されたＭＯＳ型半導体装置の製
造方法を図２、図３を用いて説明する。
【０００４】第１の方法は、以下のとおりである。すな
わち、図２（ａ）に示すように、シリコン基板２０１上
にフィールド酸化膜２０２を形成し、フィールド酸化膜
で囲まれた領域にゲート酸化膜２０３を形成し、ゲート
酸化膜上にゲート電極となる多結晶シリコン２０４を形
成する。次に、ゲート電極の側面に酸化膜の側壁２０５
を形成し、イオン注入によりソース、ドレイン拡散層２
０６を形成する。次に図２（ｂ）に示すように、多結晶
シリコンのゲート電極２０４表面と拡散層２０６の表面
の自然酸化膜をバッファードフッ酸により除去した後、
スパッタ法によりチタン層２０７を形成する。次に図２
（ｃ）に示すように、窒素雰囲気中で急速熱処理（ＲＴ
Ａ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）することにより、チタン層２０７とゲート電極２０
４及び拡散層２０６とを反応させ、チタンシリサイド層
２０８を形成する。次に、未反応のチタン層をウェット
エッチングにより除去し、前述のＲＴＡよりも高温のＲ
ＴＡを行いチタンシリサイドを低抵抗化する。その後、
層間絶縁膜を堆積して、コンタクト開口部を設けた後、
アルミ電極を形成する処理とを行うことによって得られ
る。
わち、図２（ａ）に示すように、シリコン基板２０１上
にフィールド酸化膜２０２を形成し、フィールド酸化膜
で囲まれた領域にゲート酸化膜２０３を形成し、ゲート
酸化膜上にゲート電極となる多結晶シリコン２０４を形
成する。次に、ゲート電極の側面に酸化膜の側壁２０５
を形成し、イオン注入によりソース、ドレイン拡散層２
０６を形成する。次に図２（ｂ）に示すように、多結晶
シリコンのゲート電極２０４表面と拡散層２０６の表面
の自然酸化膜をバッファードフッ酸により除去した後、
スパッタ法によりチタン層２０７を形成する。次に図２
（ｃ）に示すように、窒素雰囲気中で急速熱処理（ＲＴ
Ａ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎ
ｇ）することにより、チタン層２０７とゲート電極２０
４及び拡散層２０６とを反応させ、チタンシリサイド層
２０８を形成する。次に、未反応のチタン層をウェット
エッチングにより除去し、前述のＲＴＡよりも高温のＲ
ＴＡを行いチタンシリサイドを低抵抗化する。その後、
層間絶縁膜を堆積して、コンタクト開口部を設けた後、
アルミ電極を形成する処理とを行うことによって得られ
る。
【０００５】第２の方法は、特開平３−９５３０号公報
に記載された方法である。この方法は、以下のとおりで
ある。すなわち、図３（ａ）に示すように、シリコン基
板上３０１にフィールド酸化膜３０２を形成し、フィー
ルド酸化膜で囲まれた領域にゲート酸化膜３０３を形成
し、ゲート酸化膜上にゲート電極となる多結晶シリコン
３０４を形成する。次に、ゲート電極の側面に酸化膜の
側壁３０５を形成する。 次に図３（ｂ）に示すよう
に、多結晶シリコンのゲート電極３０４表面と、ソー
ス、ドレインとなるシリコン基板３０１の表面の自然酸
化膜をバッファードフッ酸により除去した後、スパッタ
法によりチタン層３０６を形成する。
に記載された方法である。この方法は、以下のとおりで
ある。すなわち、図３（ａ）に示すように、シリコン基
板上３０１にフィールド酸化膜３０２を形成し、フィー
ルド酸化膜で囲まれた領域にゲート酸化膜３０３を形成
し、ゲート酸化膜上にゲート電極となる多結晶シリコン
３０４を形成する。次に、ゲート電極の側面に酸化膜の
側壁３０５を形成する。 次に図３（ｂ）に示すよう
に、多結晶シリコンのゲート電極３０４表面と、ソー
ス、ドレインとなるシリコン基板３０１の表面の自然酸
化膜をバッファードフッ酸により除去した後、スパッタ
法によりチタン層３０６を形成する。
【０００６】次に、図３（ｃ）に示すように、窒素雰囲
気中でＲＴＡすることにより、シリコンと接触している
チタン３０６をシリサイド化してチタンシリサイド３０
７とし、酸化膜と接触しているチタン３０６を窒化して
窒化チタン３０８とする。さらに、イオン注入によりソ
ース、ドレイン拡散層３０９を形成する。次に図３
（ｄ）に示すように、スパッタ法によりアモルファスシ
リコン３１０を形成する。次に図３（ｅ）に示すよう
に、フォトリソグラフィー工程と異方性エッチングによ
りアモルファスシリコン３１０をパターニング後、スパ
ッタ法によりチタン層３１１を形成する。次に図３
（ｆ）に示すように、窒素雰囲気中でＲＴＡすることに
より、アモルファスシリコン３１０と接触しているチタ
ン３１１シリサイド化してチタンシリサイド３１２と
し、残りの部分を窒化して窒化チタンとする。さらに、
窒化チタンのみをウェットエッチングにより除去し、窒
素雰囲気中で前述のＲＴＡより高温のＲＴＡを行い、チ
タンシリサイドを低抵抗化する。その後、層間絶縁膜を
堆積して、コンタクト開口部を設けた後、アルミ電極を
形成する処理を行うことによって得られる。
気中でＲＴＡすることにより、シリコンと接触している
チタン３０６をシリサイド化してチタンシリサイド３０
７とし、酸化膜と接触しているチタン３０６を窒化して
窒化チタン３０８とする。さらに、イオン注入によりソ
ース、ドレイン拡散層３０９を形成する。次に図３
（ｄ）に示すように、スパッタ法によりアモルファスシ
リコン３１０を形成する。次に図３（ｅ）に示すよう
に、フォトリソグラフィー工程と異方性エッチングによ
りアモルファスシリコン３１０をパターニング後、スパ
ッタ法によりチタン層３１１を形成する。次に図３
（ｆ）に示すように、窒素雰囲気中でＲＴＡすることに
より、アモルファスシリコン３１０と接触しているチタ
ン３１１シリサイド化してチタンシリサイド３１２と
し、残りの部分を窒化して窒化チタンとする。さらに、
窒化チタンのみをウェットエッチングにより除去し、窒
素雰囲気中で前述のＲＴＡより高温のＲＴＡを行い、チ
タンシリサイドを低抵抗化する。その後、層間絶縁膜を
堆積して、コンタクト開口部を設けた後、アルミ電極を
形成する処理を行うことによって得られる。
【０００７】
【発明が解決しようとする課題】しかしながら、前記し
た第１の製造方法は、堆積するチタンの膜厚を厚くし
て、形成されるシリサイド層の膜厚を厚くすると、シリ
サイドの耐熱性は向上するが、拡散層と基板間の接合リ
ーク電流が増加するため、浅い拡散層を形成することが
できない。逆に、堆積するチタンの膜厚を薄くして、形
成されるシリサイド層の膜厚を薄くすると、接合リーク
電流は抑制できるので浅い拡散層を形成することは可能
だが、ゲート電極上のシリサイド層抵抗を十分に下げる
ことができない。また、耐熱性も低くなる。シリサイド
膜厚が薄くなると、シリサイド形成後の高温の熱処理に
よって、シリサイドの凝集が発生し層抵抗が増大すると
いう問題がある。拡散層に比べゲート電極は微細なた
め、層抵抗の増加と耐熱性の劣化は、ゲート電極上のシ
リサイド層で顕著に現れる。素子の動作を高速化するた
めには、ゲート電極及び拡散層の寄生抵抗を低減すると
同時に浅い拡散層を形成する必要がある。つまり、ゲー
ト電極上には厚いシリサイド層を形成し、拡散層上には
薄いシリサイド層を形成しなければならないが、この方
法では、１回のチタン堆積工程と１回のシリサイド化工
程によって、ゲート電極及びソース、ドレイン拡散層上
にシリサイド層を同時に形成するため、ゲート電極上の
シリサイド層の膜厚と拡散層上のシリサイド層の膜厚を
別々に制御することができない。さらに、ゲート電極の
側面に形成された酸化膜の側壁上にも薄いシリサイドが
形成されてしまい、ゲート電極と拡散層とが短絡してし
まうことがある。
た第１の製造方法は、堆積するチタンの膜厚を厚くし
て、形成されるシリサイド層の膜厚を厚くすると、シリ
サイドの耐熱性は向上するが、拡散層と基板間の接合リ
ーク電流が増加するため、浅い拡散層を形成することが
できない。逆に、堆積するチタンの膜厚を薄くして、形
成されるシリサイド層の膜厚を薄くすると、接合リーク
電流は抑制できるので浅い拡散層を形成することは可能
だが、ゲート電極上のシリサイド層抵抗を十分に下げる
ことができない。また、耐熱性も低くなる。シリサイド
膜厚が薄くなると、シリサイド形成後の高温の熱処理に
よって、シリサイドの凝集が発生し層抵抗が増大すると
いう問題がある。拡散層に比べゲート電極は微細なた
め、層抵抗の増加と耐熱性の劣化は、ゲート電極上のシ
リサイド層で顕著に現れる。素子の動作を高速化するた
めには、ゲート電極及び拡散層の寄生抵抗を低減すると
同時に浅い拡散層を形成する必要がある。つまり、ゲー
ト電極上には厚いシリサイド層を形成し、拡散層上には
薄いシリサイド層を形成しなければならないが、この方
法では、１回のチタン堆積工程と１回のシリサイド化工
程によって、ゲート電極及びソース、ドレイン拡散層上
にシリサイド層を同時に形成するため、ゲート電極上の
シリサイド層の膜厚と拡散層上のシリサイド層の膜厚を
別々に制御することができない。さらに、ゲート電極の
側面に形成された酸化膜の側壁上にも薄いシリサイドが
形成されてしまい、ゲート電極と拡散層とが短絡してし
まうことがある。
【０００８】前記した第２の製造方法は、２回のチタン
堆積工程と、２回のシリサイド化工程とにより拡散層深
さに制限されることなく、ゲート電極上のシリサイド層
を厚く形成することはできるが、アモルファスシリコン
堆積工程、フォトリソグラフィーによるアモルファスシ
リコンのパターニング工程、アモルファスシリコンのエ
ッチング工程が必要となり、工程数が多くなるため、製
造コストが高くなる。さらに、シリサイド層間に窒化チ
タンがあるため、単層のシリサイドに比べ層抵抗は高
く、層抵抗のばらつきの要因にもなる。また、アモルフ
ァスシリコンが２回目のシリサイド化で完全にシリサイ
ド化されないと層抵抗が高くなってしまう。さらに、１
回目のシリサイド化工程でゲート電極の側面に形成され
た酸化膜の側壁上にも薄いシリサイドが形成されてしま
い、ゲート電極と拡散層とが短絡してしまうことがあ
る。同様に、２回目のシリサイド化工程でもゲート電極
の側面に形成された酸化膜の側壁上の窒化チタン上にも
薄いシリサイドが形成されてしまい、ゲート電極と拡散
層とが短絡してしまうことがある。
堆積工程と、２回のシリサイド化工程とにより拡散層深
さに制限されることなく、ゲート電極上のシリサイド層
を厚く形成することはできるが、アモルファスシリコン
堆積工程、フォトリソグラフィーによるアモルファスシ
リコンのパターニング工程、アモルファスシリコンのエ
ッチング工程が必要となり、工程数が多くなるため、製
造コストが高くなる。さらに、シリサイド層間に窒化チ
タンがあるため、単層のシリサイドに比べ層抵抗は高
く、層抵抗のばらつきの要因にもなる。また、アモルフ
ァスシリコンが２回目のシリサイド化で完全にシリサイ
ド化されないと層抵抗が高くなってしまう。さらに、１
回目のシリサイド化工程でゲート電極の側面に形成され
た酸化膜の側壁上にも薄いシリサイドが形成されてしま
い、ゲート電極と拡散層とが短絡してしまうことがあ
る。同様に、２回目のシリサイド化工程でもゲート電極
の側面に形成された酸化膜の側壁上の窒化チタン上にも
薄いシリサイドが形成されてしまい、ゲート電極と拡散
層とが短絡してしまうことがある。
【０００９】本発明の目的は、ゲート電極上のシリサイ
ド層を拡散層上のシリサイド層よりも厚くすることで、
微細化したときに生じる層抵抗の上昇とばらつきの増加
を抑制し、耐熱性を向上させると同時に、浅い拡散層を
形成することができる半導体装置の製造方法を提供する
ことにある。
ド層を拡散層上のシリサイド層よりも厚くすることで、
微細化したときに生じる層抵抗の上昇とばらつきの増加
を抑制し、耐熱性を向上させると同時に、浅い拡散層を
形成することができる半導体装置の製造方法を提供する
ことにある。
【００１０】また、本発明の他の目的は、シリサイド層
を有するＭＯＳトランジスタにおいて、ゲート電極とソ
ース、ドレイン拡散層がシリサイドによって短絡すると
いう不良を防止し歩留まりを向上させることができる半
導体装置の製造方法を提供することにある。
を有するＭＯＳトランジスタにおいて、ゲート電極とソ
ース、ドレイン拡散層がシリサイドによって短絡すると
いう不良を防止し歩留まりを向上させることができる半
導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置の製造方法においては、第
１導電型の半導体基板上に素子分離領域で分離された領
域と、前記第１導電型の半導体基板上にゲート酸化膜を
介して設けられたゲート電極と、第２導電型の拡散層と
を有し、該拡散層上にシリサイド層を形成した後、該拡
散層上のシリサイド層の形成とは別工程で前記ゲート電
極上にシリサイド層を形成するものである。
め、本発明による半導体装置の製造方法においては、第
１導電型の半導体基板上に素子分離領域で分離された領
域と、前記第１導電型の半導体基板上にゲート酸化膜を
介して設けられたゲート電極と、第２導電型の拡散層と
を有し、該拡散層上にシリサイド層を形成した後、該拡
散層上のシリサイド層の形成とは別工程で前記ゲート電
極上にシリサイド層を形成するものである。
【００１２】また、前記シリサイド層は、チタン、コバ
ルト、モリブデン、タングステンよりなるグループから
選択された高融点金属とシリコンとのシリサイド化反応
によって形成されたものである。
ルト、モリブデン、タングステンよりなるグループから
選択された高融点金属とシリコンとのシリサイド化反応
によって形成されたものである。
【００１３】また、第１導電型の半導体基板上に素子分
離領域を形成する工程と、前記半導体基板上にゲート酸
化膜を介してゲート電極となる多結晶シリコンを形成す
る工程と、該多結晶シリコン上にシリコン窒化膜を形成
する工程と、前記多結晶シリコンと前記シリコン窒化膜
をパターニングする工程と、該パターニングされた前記
多結晶シリコン、シリコン窒化膜の積層膜の側面に側壁
絶縁膜を形成する工程と、第２導電型の拡散層形成領域
の表面を露出する工程と、前記半導体基板上に第１の高
融点金属を堆積する工程と、熱処理により前記第１の高
融点金属と前記拡散層形成領域とを反応させシリサイド
化する工程と、シリサイド化反応に寄与しなかった前記
第１の高融点金属を除去する工程と、前記半導体基板上
に第１の絶縁酸化膜を形成する工程と、該第１の絶縁酸
化膜を平坦化すると同時に前記多結晶シリコン上のシリ
コン窒化膜表面を露出する工程と、該シリコン窒化膜を
除去し、前記多結晶シリコン表面を露出する工程と、前
記半導体基板上に第２の高融点金属を堆積する工程と、
熱処理により前記第２の高融点金属と前記多結晶シリコ
ン表面とを反応させシリサイド化する工程と、シリサイ
ド化反応に寄与しなかった前記第２の高融点金属を除去
する工程と、前記半導体基板上に第２の絶縁酸化膜を形
成する工程とを含むものである。
離領域を形成する工程と、前記半導体基板上にゲート酸
化膜を介してゲート電極となる多結晶シリコンを形成す
る工程と、該多結晶シリコン上にシリコン窒化膜を形成
する工程と、前記多結晶シリコンと前記シリコン窒化膜
をパターニングする工程と、該パターニングされた前記
多結晶シリコン、シリコン窒化膜の積層膜の側面に側壁
絶縁膜を形成する工程と、第２導電型の拡散層形成領域
の表面を露出する工程と、前記半導体基板上に第１の高
融点金属を堆積する工程と、熱処理により前記第１の高
融点金属と前記拡散層形成領域とを反応させシリサイド
化する工程と、シリサイド化反応に寄与しなかった前記
第１の高融点金属を除去する工程と、前記半導体基板上
に第１の絶縁酸化膜を形成する工程と、該第１の絶縁酸
化膜を平坦化すると同時に前記多結晶シリコン上のシリ
コン窒化膜表面を露出する工程と、該シリコン窒化膜を
除去し、前記多結晶シリコン表面を露出する工程と、前
記半導体基板上に第２の高融点金属を堆積する工程と、
熱処理により前記第２の高融点金属と前記多結晶シリコ
ン表面とを反応させシリサイド化する工程と、シリサイ
ド化反応に寄与しなかった前記第２の高融点金属を除去
する工程と、前記半導体基板上に第２の絶縁酸化膜を形
成する工程とを含むものである。
【００１４】また、前記第１、第２の高融点金属がそれ
ぞれ、チタン、コバルト、モリブデン、タングステンよ
りなるグループから選択されたものである。
ぞれ、チタン、コバルト、モリブデン、タングステンよ
りなるグループから選択されたものである。
【００１５】ゲート電極上のシリサイド層とソース、ド
レイン拡散層上のシリサイド層を別工程で形成するた
め、シリサイド層の膜厚は別々に制御できる。従って、
ゲート電極上のシリサイド層は拡散層深さに制約を受け
ず、十分に厚膜化できるので、低抵抗化することができ
る。また、耐熱性も向上するので、シリサイドの凝集に
よって層抵抗が増大するという問題もなくなる。一方、
拡散層上のシリサイド層は拡散層深さに応じて薄膜化で
きるので、浅い拡散層の形成が可能になる。
レイン拡散層上のシリサイド層を別工程で形成するた
め、シリサイド層の膜厚は別々に制御できる。従って、
ゲート電極上のシリサイド層は拡散層深さに制約を受け
ず、十分に厚膜化できるので、低抵抗化することができ
る。また、耐熱性も向上するので、シリサイドの凝集に
よって層抵抗が増大するという問題もなくなる。一方、
拡散層上のシリサイド層は拡散層深さに応じて薄膜化で
きるので、浅い拡散層の形成が可能になる。
【００１６】さらに、ゲート電極とソース、ドレイン拡
散層がシリサイドによって短絡するという不良を防止し
歩留まりを向上させることができる。
散層がシリサイドによって短絡するという不良を防止し
歩留まりを向上させることができる。
【００１７】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の１実施形態を製造工程順
に示す断面図である。まず、図１（ａ）に示すように、
シリコン基板１の不活性領域にフィールド酸化膜２を、
活性領域に膜厚５〜１０ｎｍのゲート酸化膜３をそれぞ
れ公知の技術を用いて形成する。次に、ゲート酸化膜３
上に多結晶シリコン４を１５０〜２００ｎｍ程度形成
後、シリコン窒化膜５を５０ｎｍ程度形成する。
して説明する。図１は本発明の１実施形態を製造工程順
に示す断面図である。まず、図１（ａ）に示すように、
シリコン基板１の不活性領域にフィールド酸化膜２を、
活性領域に膜厚５〜１０ｎｍのゲート酸化膜３をそれぞ
れ公知の技術を用いて形成する。次に、ゲート酸化膜３
上に多結晶シリコン４を１５０〜２００ｎｍ程度形成
後、シリコン窒化膜５を５０ｎｍ程度形成する。
【００１８】次に、図１（ｂ）に示すように、フォトリ
ソグラフィー工程と異方性エッチングとによりゲート電
極４としてパターニングする。次に、ＣＶＤ法により酸
化膜を１００ｎｍ程度形成し、その後、異方性エッチン
グにより酸化膜をエッチングし、ゲート電極４の側面に
酸化膜の側壁６を形成する。さらに、イオン注入を行
い、熱処理を行って、拡散層７を形成する。
ソグラフィー工程と異方性エッチングとによりゲート電
極４としてパターニングする。次に、ＣＶＤ法により酸
化膜を１００ｎｍ程度形成し、その後、異方性エッチン
グにより酸化膜をエッチングし、ゲート電極４の側面に
酸化膜の側壁６を形成する。さらに、イオン注入を行
い、熱処理を行って、拡散層７を形成する。
【００１９】次に、図１（ｃ）に示すように、バッファ
ードフッ酸により拡散層７上の自然酸化膜を除去した
後、スパッタ法によりチタン層８を３０ｎｍ程度形成す
る。
ードフッ酸により拡散層７上の自然酸化膜を除去した
後、スパッタ法によりチタン層８を３０ｎｍ程度形成す
る。
【００２０】次に、図１（ｄ）に示すように、窒素雰囲
気中で６５０〜７００℃のＲＴＡを行い、チタン層８と
拡散層７を反応させ、厚さ約５０ｎｍのチタンシリサイ
ド層９を形成する。次に、未反応のチタン層をアンモニ
ア水と過酸化水素水の混合液により除去する。
気中で６５０〜７００℃のＲＴＡを行い、チタン層８と
拡散層７を反応させ、厚さ約５０ｎｍのチタンシリサイ
ド層９を形成する。次に、未反応のチタン層をアンモニ
ア水と過酸化水素水の混合液により除去する。
【００２１】次に、図１（ｅ）に示すように、層間絶縁
膜１０を５００ｎｍ程度形成する。さらに、化学的機械
的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌＰｏｌｉｓｈｉｎｇ）により、ゲート電極４上のシ
リコン窒化膜５の表面が露出するまで研磨して、層間絶
縁膜１０を平坦化する。この時、ゲート電極４上のシリ
コン窒化膜５がＣＭＰストッパーになる。
膜１０を５００ｎｍ程度形成する。さらに、化学的機械
的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌＰｏｌｉｓｈｉｎｇ）により、ゲート電極４上のシ
リコン窒化膜５の表面が露出するまで研磨して、層間絶
縁膜１０を平坦化する。この時、ゲート電極４上のシリ
コン窒化膜５がＣＭＰストッパーになる。
【００２２】次に、図１（ｆ）に示すように、シリコン
窒化膜５を熱リン酸により除去する。さらに、バッファ
ードフッ酸によりゲート電極４上の自然酸化膜を除去し
た後、スパッタ法によりチタン層１１を５０ｎｍ程度形
成する。
窒化膜５を熱リン酸により除去する。さらに、バッファ
ードフッ酸によりゲート電極４上の自然酸化膜を除去し
た後、スパッタ法によりチタン層１１を５０ｎｍ程度形
成する。
【００２３】次に、図１（ｇ）に示すように、窒素雰囲
気中で６５０〜７００℃のＲＴＡを行い、チタン層１１
とゲート電極４（多結晶シリコン）を反応させ、厚さ約
８０ｎｍのチタンシリサイド層１２を形成する。次に、
未反応のチタン層をアンモニア水と過酸化水素水の混合
液により除去する。さらに、窒素雰囲気中で８００〜８
５０℃のＲＴＡを行い、チタンシリサイド９、１２を低
抵抗化する。
気中で６５０〜７００℃のＲＴＡを行い、チタン層１１
とゲート電極４（多結晶シリコン）を反応させ、厚さ約
８０ｎｍのチタンシリサイド層１２を形成する。次に、
未反応のチタン層をアンモニア水と過酸化水素水の混合
液により除去する。さらに、窒素雰囲気中で８００〜８
５０℃のＲＴＡを行い、チタンシリサイド９、１２を低
抵抗化する。
【００２４】その後、層間絶縁膜を堆積して、コンタク
ト開口部を設けた後、アルミ電極を形成してＭＯＳ型ト
ランジスタを完成する。
ト開口部を設けた後、アルミ電極を形成してＭＯＳ型ト
ランジスタを完成する。
【００２５】次に、本発明の第２の実施形態について説
明する。構造は第１の実施形態と同じであるが、本実施
形態においては、第１の実施形態におけるチタン８に代
えてコバルトを用いている。本実施形態において、前記
の実施形態と同様にシリコン基板にフィールド酸化膜、
ゲート酸化膜をそれぞれ公知の技術を用いて形成する。
次に、ゲート酸化膜上に多結晶シリコンを１５０〜２０
０ｎｍ程度形成後、シリコン窒化膜を５０ｎｍ程度形成
する。
明する。構造は第１の実施形態と同じであるが、本実施
形態においては、第１の実施形態におけるチタン８に代
えてコバルトを用いている。本実施形態において、前記
の実施形態と同様にシリコン基板にフィールド酸化膜、
ゲート酸化膜をそれぞれ公知の技術を用いて形成する。
次に、ゲート酸化膜上に多結晶シリコンを１５０〜２０
０ｎｍ程度形成後、シリコン窒化膜を５０ｎｍ程度形成
する。
【００２６】次に、フォトリソグラフィー工程と異方性
エッチングによりゲート電極としてパターニングする。
次に、ＣＶＤ法により酸化膜を１００ｎｍ程度形成し、
その後、異方性エッチングにより酸化膜をエッチング
し、ゲート電極の側面に酸化膜の側壁を形成する。さら
に、イオン注入を行い、熱処理を行って、拡散層を形成
する。
エッチングによりゲート電極としてパターニングする。
次に、ＣＶＤ法により酸化膜を１００ｎｍ程度形成し、
その後、異方性エッチングにより酸化膜をエッチング
し、ゲート電極の側面に酸化膜の側壁を形成する。さら
に、イオン注入を行い、熱処理を行って、拡散層を形成
する。
【００２７】次に、バッファードフッ酸により拡散層上
の自然酸化膜を除去した後、スパッタ法によりコバルト
層を１０ｎｍ程度形成する。
の自然酸化膜を除去した後、スパッタ法によりコバルト
層を１０ｎｍ程度形成する。
【００２８】次に、窒素雰囲気中で５５０〜６００℃の
ＲＴＡを行いコバルト層と、拡散層とを反応させ、厚さ
約３０ｎｍのコバルトシリサイド層を形成する。次に、
未反応のコバルト層を硫酸と過酸化水素水の混合液によ
り除去する。
ＲＴＡを行いコバルト層と、拡散層とを反応させ、厚さ
約３０ｎｍのコバルトシリサイド層を形成する。次に、
未反応のコバルト層を硫酸と過酸化水素水の混合液によ
り除去する。
【００２９】次に、層間絶縁膜を５００ｎｍ程度形成す
る。さらに、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）に
より、ゲート電極上のシリコン窒化膜の表面が露出する
まで研磨して、層間絶縁膜を平坦化する。この時、ゲー
ト電極上のシリコン窒化膜がＣＭＰストッパーになる。
る。さらに、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）に
より、ゲート電極上のシリコン窒化膜の表面が露出する
まで研磨して、層間絶縁膜を平坦化する。この時、ゲー
ト電極上のシリコン窒化膜がＣＭＰストッパーになる。
【００３０】次に、シリコン窒化膜を熱リン酸により除
去する。さらに、バッファードフッ酸によりゲート電極
上の自然酸化膜を除去した後、スパッタ法によりチタン
層を５０ｎｍ程度形成する。
去する。さらに、バッファードフッ酸によりゲート電極
上の自然酸化膜を除去した後、スパッタ法によりチタン
層を５０ｎｍ程度形成する。
【００３１】次に、窒素雰囲気中で６５０〜７００℃の
ＲＴＡを行い、チタン層とゲート電極（多結晶シリコ
ン）を反応させ、厚さ約８０ｎｍのチタンシリサイド層
を形成する。次に、未反応のチタン層をアンモニア水と
過酸化水素水の混合液により除去する。さらに、窒素雰
囲気中で８００〜８５０℃のＲＴＡを行い、コバルトシ
リサイドとチタンシリサイドを低抵抗化する。
ＲＴＡを行い、チタン層とゲート電極（多結晶シリコ
ン）を反応させ、厚さ約８０ｎｍのチタンシリサイド層
を形成する。次に、未反応のチタン層をアンモニア水と
過酸化水素水の混合液により除去する。さらに、窒素雰
囲気中で８００〜８５０℃のＲＴＡを行い、コバルトシ
リサイドとチタンシリサイドを低抵抗化する。
【００３２】その後、層間絶縁膜を堆積して、コンタク
ト開口部を設けた後、アルミ電極を形成してＭＯＳ型ト
ランジスタを完成する。
ト開口部を設けた後、アルミ電極を形成してＭＯＳ型ト
ランジスタを完成する。
【００３３】拡散層上にコバルトシリサイドを用いるこ
とで、チタンシリサイドよりもさらに拡散層を浅くする
ことができるので、素子動作の高速化に有利である。
とで、チタンシリサイドよりもさらに拡散層を浅くする
ことができるので、素子動作の高速化に有利である。
【００３４】
【発明の効果】以上説明したように本発明は、ゲート電
極上のシリサイド層とソース、ドレイン拡散層上のシリ
サイド層を別工程で形成するため、シリサイド層の膜厚
は別々に制御することができ、形成されるシリサイド層
の膜厚は、チタンの堆積膜厚によって制御できる。ま
た、ゲート電極上のシリサイド層は拡散層深さに制約を
受けず、十分に厚膜化できるので、低抵抗化することが
できる。また、耐熱性も向上するので、シリサイドの凝
集によって層抵抗が増大するという問題もなくなる。一
方、拡散層上のシリサイド層は拡散層深さに応じて薄膜
化できるので、浅い拡散層の形成が可能になる。従っ
て、ゲート電極及び拡散層の寄生抵抗を低減すると同時
に浅い拡散層を形成することができるので、素子の動作
の高速化が可能となる。ゲート線幅０．２μｍのＣＭＯ
Ｓプロセスにおいて、チタンシリサイドの層抵抗が５Ω
／□以下で、拡散層深さを０．１μｍで形成できる。
極上のシリサイド層とソース、ドレイン拡散層上のシリ
サイド層を別工程で形成するため、シリサイド層の膜厚
は別々に制御することができ、形成されるシリサイド層
の膜厚は、チタンの堆積膜厚によって制御できる。ま
た、ゲート電極上のシリサイド層は拡散層深さに制約を
受けず、十分に厚膜化できるので、低抵抗化することが
できる。また、耐熱性も向上するので、シリサイドの凝
集によって層抵抗が増大するという問題もなくなる。一
方、拡散層上のシリサイド層は拡散層深さに応じて薄膜
化できるので、浅い拡散層の形成が可能になる。従っ
て、ゲート電極及び拡散層の寄生抵抗を低減すると同時
に浅い拡散層を形成することができるので、素子の動作
の高速化が可能となる。ゲート線幅０．２μｍのＣＭＯ
Ｓプロセスにおいて、チタンシリサイドの層抵抗が５Ω
／□以下で、拡散層深さを０．１μｍで形成できる。
【００３５】さらに、ゲート電極とソース、ドレイン拡
散層がシリサイドによって短絡するという不良を防止し
歩留まりを向上させることができる。
散層がシリサイドによって短絡するという不良を防止し
歩留まりを向上させることができる。
【図１】本発明の一実施例を製造工程順に示す断面図で
ある。
ある。
【図２】従来の製造方法を工程順に示す断面図である。
【図３】従来の製造方法を工程順に示す断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極（多結晶シリコン） ５ シリコン窒化膜 ６ 酸化膜側壁 ７ 拡散層 ８ チタン ９ チタンシリサイド １０ 層間絶縁膜 １１ チタン １２ チタンシリサイド
Claims (4)
- 【請求項１】 第１導電型の半導体基板上に素子分離領
域で分離された領域と、前記第１導電型の半導体基板上
にゲート酸化膜を介して設けられたゲート電極と、第２
導電型の拡散層とを有し、該拡散層上にシリサイド層を
形成した後、該拡散層上のシリサイド層の形成とは別工
程で前記ゲート電極上にシリサイド層を形成することを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記シリサイド層は、チタン、コバル
ト、モリブデン、タングステンよりなるグループから選
択された高融点金属とシリコンとのシリサイド化反応に
よって形成されたものであることを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 第１導電型の半導体基板上に素子分離領
域を形成する工程と、前記半導体基板上にゲート酸化膜
を介してゲート電極となる多結晶シリコンを形成する工
程と、該多結晶シリコン上にシリコン窒化膜を形成する
工程と、前記多結晶シリコンと前記シリコン窒化膜をパ
ターニングする工程と、該パターニングされた前記多結
晶シリコン、シリコン窒化膜の積層膜の側面に側壁絶縁
膜を形成する工程と、第２導電型の拡散層形成領域の表
面を露出する工程と、前記半導体基板上に第１の高融点
金属を堆積する工程と、熱処理により前記第１の高融点
金属と前記拡散層形成領域とを反応させシリサイド化す
る工程と、シリサイド化反応に寄与しなかった前記第１
の高融点金属を除去する工程と、前記半導体基板上に第
１の絶縁酸化膜を形成する工程と、該第１の絶縁酸化膜
を平坦化すると同時に前記多結晶シリコン上のシリコン
窒化膜表面を露出する工程と、該シリコン窒化膜を除去
し、前記多結晶シリコン表面を露出する工程と、前記半
導体基板上に第２の高融点金属を堆積する工程と、熱処
理により前記第２の高融点金属と前記多結晶シリコン表
面とを反応させシリサイド化する工程と、シリサイド化
反応に寄与しなかった前記第２の高融点金属を除去する
工程と、前記半導体基板上に第２の絶縁酸化膜を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記第１、第２の高融点金属がそれぞ
れ、チタン、コバルト、モリブデン、タングステンより
なるグループから選択されたものであることを特徴とす
る請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9286398A JP2970620B2 (ja) | 1997-10-20 | 1997-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9286398A JP2970620B2 (ja) | 1997-10-20 | 1997-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121745A true JPH11121745A (ja) | 1999-04-30 |
| JP2970620B2 JP2970620B2 (ja) | 1999-11-02 |
Family
ID=17703894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9286398A Expired - Fee Related JP2970620B2 (ja) | 1997-10-20 | 1997-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970620B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003682A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 자기정렬식 게이트전극 형성방법 |
| KR20010066122A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 |
| US6838366B2 (en) | 2001-04-19 | 2005-01-04 | Seiko Epson Corporation | MOS transistors and methods for manufacturing the same |
| KR100582370B1 (ko) * | 1999-12-17 | 2006-05-23 | 주식회사 하이닉스반도체 | 다마신공정을 이용한 게이트전극의 제조 방법 |
| JP2006278925A (ja) * | 2005-03-30 | 2006-10-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2007157744A (ja) * | 2005-11-30 | 2007-06-21 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP2007524252A (ja) * | 2004-02-25 | 2007-08-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｃｍｏｓシリサイド金属ゲート集積化 |
| US7396764B2 (en) | 2005-07-06 | 2008-07-08 | Renesas Technology Corp. | Manufacturing method for forming all regions of the gate electrode silicided |
-
1997
- 1997-10-20 JP JP9286398A patent/JP2970620B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003682A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 자기정렬식 게이트전극 형성방법 |
| KR100582370B1 (ko) * | 1999-12-17 | 2006-05-23 | 주식회사 하이닉스반도체 | 다마신공정을 이용한 게이트전극의 제조 방법 |
| KR20010066122A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 |
| US6838366B2 (en) | 2001-04-19 | 2005-01-04 | Seiko Epson Corporation | MOS transistors and methods for manufacturing the same |
| JP2007524252A (ja) * | 2004-02-25 | 2007-08-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｃｍｏｓシリサイド金属ゲート集積化 |
| JP2012054555A (ja) * | 2004-02-25 | 2012-03-15 | Internatl Business Mach Corp <Ibm> | 相補型金属酸化物半導体（ｃｍｏｓ）構造物 |
| JP4917012B2 (ja) * | 2004-02-25 | 2012-04-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 相補型金属酸化物半導体（ｃｍｏｓ）を形成する方法及びその方法に従い製造されたｃｍｏｓ |
| JP2006278925A (ja) * | 2005-03-30 | 2006-10-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4602138B2 (ja) * | 2005-03-30 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US7396764B2 (en) | 2005-07-06 | 2008-07-08 | Renesas Technology Corp. | Manufacturing method for forming all regions of the gate electrode silicided |
| JP2007157744A (ja) * | 2005-11-30 | 2007-06-21 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
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