KR20010003682A - 자기정렬식 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체기판상에 게이트산화막과 도핑된 폴리실리콘층 및 PSG산화막을 차례로 형성하는 단계와, 상기 적층된 막들을 소정의 게이트패턴으로 패터닝하는 단계, 노출된 반도체기판 및 상기 도핑된 폴리실리콘층 측면에 열산화막을 성장시키는 단계, LDD영역 형성을 위한 이온주입을 실시하는 단계, 상기 게이트패턴 측면에 절연막 스페이서를 형성하는 단계, 고농도 소오스 및 드레인 형성을 위한 이온주입을 실시하는 단계, 기판 전면에 층간절연막을 소정 두께로 형성하는 단계, 상기 PSG산화막 표면이 노출되도록 상기 층간절연막을 제거하는 단계, 상기 PSG산화막을 선택적으로 제거하는 단계, 및 상기 PSG산화막이 제거된 부분에 게이트전극 물질을 채워 넣는 단계를 포함하는 자기정렬식 게이트전극 형성방법을 제공함으로써 게이트전극의 이상 산화를 완벽하게 방지하여 안정된 공정을 진행할 수 있도록 한다.
Description
본 발명은 1G DRAM 또는 4G DRAM이상의 초고집적 반도체소자의 게이트전극 형성방법에 관한 것으로, 특히 PSG산화막을 이용하여 자기정렬식 게이트전극을 형성하는 방법에 관한 것이다.
반도체소자의 게이트전극 형성에 있어서, 패턴 형성을 위한 식각공정 이후 게이트산화막의 특성 개선과 LDD 이온주입등을 위해 일정한 두께의 산화막을 형성해야 한다. 그러나 게이트전극 물질로 실리사이드 계통이나 금속등을 사용할 경우에는 LDD 산화공정을 진행하면 게이트 측벽의 이상 산화 문제가 발생한다. 이러한 이상 산화는 후속 소오스 및 드레인 이온주입공정에서 이온주입을 방해하는 장벽 역할을 하므로 공정 진행상 반드시 제거되어야 한다. 이를 위해 텅스텐 전극의 경우는 선택적 산화(selective oxidation) 방법을 사용하여 실리콘은 산화시키나 텅스텐은 산화되지 않는 조건에서 산화공정을 진행하기도 한다. 하지만 이 방법은 공정 윈도우(window)가 작아 실제 양산 공정에 적용하기 위해서는 많은 문제를 해결해야 한다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 게이트전극이 형성될 영역을 PSG산화막을 이용하여 미리 형성하고 소정의 이온주입공정과 층간절연막 형성공정을 마친 후, 상기 형성된 영역에 게이트전극으로 사용될 물질을 채워 넣음으로써 게이트전극의 이상 산화를 완벽하게 방지하여 안정된 공정을 진행할 수 있도록 하는 자기정렬식 게이트전극 형성방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 자기정렬식 게이트전극 형성방법은 반도체기판상에 게이트산화막과 도핑된 폴리실리콘층 및 산화막을 차례로 형성하는 단계와, 상기 적층된 막들을 소정의 게이트패턴으로 패터닝하는 단계, 노출된 반도체기판 및 상기 도핑된 폴리실리콘층 측면에 열산화막을 성장시키는 단계, LDD영역 형성을 위한 이온주입을 실시하는 단계, 상기 게이트패턴 측면에 절연막 스페이서를 형성하는 단계, 고농도 소오스 및 드레인 형성을 위한 이온주입을 실시하는 단계, 기판 전면에 층간절연막을 소정 두께로 형성하는 단계, 상기 산화막 표면이 노출되도록 상기 층간절연막을 제거하는 단계, 상기 산화막을 선택적으로 제거하는 단계, 및 상기 산화막이 제거된 부분에 게이트전극 물질을 채워 넣는 단계를 포함하여 이루어진다.
도 1a 내지 1k는 본 발명에 의한 자기정렬식 게이트전극 형성방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
1.게이트산화막 2.도핑된 폴리실리콘
3.PSG산화막 4.LDD 이온주입
5.스페이서 6.고농도 소오스 및 드레인 이온주입
7.HDP-CVD산화막 8.게이트전극 물질(텅스텐)
10.반도체기판 20.소자분리막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1a 내지 1k에 본 발명에 의한 자기정렬식 게이트전극 형성방법을 공정순서에 따라 도시하였다.
먼저, 도 1a를 참조하면, 반도체기판(10)의 소정영역에 소자간 분리를 위한 소자분리막(20)을 형성한다.
이어서 도 1b에 나타낸 바와 같이 상기 반도체기판(10)상에 일정 두께의 산화막을 형성한 후, 웰공정과 문턱전압 조절을 위한 이온주입을 실시한 다음, 상기 산화막을 제거하고 게이트산화막(1)을 다시 형성한다.
다음에 도 1c에 나타낸 바와 같이 상기 게이트산화막(1)상에 도핑된 폴리실리콘(2)을 500-1000Å 두께로 증착한다.
이어서 도 1d에 나타낸 바와 같이 상기 폴리실리콘층(2)위에 PSG산화막(3)을 500-1000Å 두께로 증착한다.
다음에 도 1e에 나타낸 바와 같이 상기 적층된 PSG산화막(3)과 폴리실리콘층(2) 및 게이트산화막(1)을 소정의 게이트 패턴으로 패터닝한다.
이어서 도 1f에 나타낸 바와 같이 노출된 반도체기판 및 게이트패턴으로 패터닝된 상기 폴리실리콘층(2)의 측면에 600-800℃의 온도에서 50-150Å 두께의 열산화막(4)을 성장시킨 후, LDD 영역 형성을 위한 이온주입을 행한다.
다음에 도 1g에 나타낸 바와 같이 기판 전면에 질화막등의 절연막을 300-800Å 두께로 형성한 후, 이를 건식식각하여 상기 형성된 게이트 패턴의 측벽에 스페이서(5)를 형성한 다음, 고농도 소오스 및 드레인 형성을 위한 이온주입(6)을 실시한다.
이어서 도 1h에 나타낸 바와 같이 기판 전면에 HDP-CVD(high density plasma-chemical vapor deposition) 산화막(7)을 그 증착특성을 이용하여 상기 도핑된 폴리실리콘층과 PSG산화막의 두께를 합한 두께 만큼 증착한다.
다음에 도 1i에 나타낸 바와 같이 CMP를 이용하여 상기 PSG산화막(3)의 표면이 드러날때까지 상기 게이트패턴위의 HDP-CVD산화막을 제거한다.
이어서 도 1j에 나타낸 바와 같이 상기 게이트패턴상의 PSG산화막을 희석된 HF용액을 이용하여 제거한다. 이때, PSG산화막은 희석된 HF용액에서 HDP-CVD산화막에 비해 식각속도가 매우 빠르므로 PSG산화막만 선택적으로 제거가 가능하게 된다.
다음에 도 1k에 나타낸 바와 같이 게이트전극으로 사용될 물질, 예컨대 텅스텐(8)등을 기판상에 500-1000Å 증착한 후, 건식식각에 의해 HDP-CVD산화막(7) 상부에 증착된 텅스텐을 제거함으로써 도핑된 폴리실리콘(2)과 텅스텐(8)으로 이루어진 자기정렬식 게이트전극을 완성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의하면, 안정된 공정으로 게이트전극을 형성할 수 있으며, 이에 따라 고집적 소자의 공정 신뢰도를 더욱 증가시킬 수 있다.
Claims (11)
- 반도체기판상에 게이트산화막과 도핑된 폴리실리콘층 및 산화막을 차례로 형성하는 단계와,상기 적층된 막들을 소정의 게이트패턴으로 패터닝하는 단계,노출된 반도체기판 및 상기 도핑된 폴리실리콘층 측면에 열산화막을 성장시키는 단계,LDD영역 형성을 위한 이온주입을 실시하는 단계,상기 게이트패턴 측면에 절연막 스페이서를 형성하는 단계,고농도 소오스 및 드레인 형성을 위한 이온주입을 실시하는 단계,기판 전면에 층간절연막을 소정 두께로 형성하는 단계,상기 산화막 표면이 노출되도록 상기 층간절연막을 제거하는 단계,상기 산화막을 선택적으로 제거하는 단계, 및상기 산화막이 제거된 부분에 게이트전극 물질을 채워 넣는 단계를 포함하는 자기정렬식 게이트전극 형성방법.
- 제1항에 있어서,상기 층간절연막으로 HDP-CVD산화막을 사용하는 것을 특징으로 하는 자기정렬식 게이트전극 형성방법.
- 제1항에 있어서,상기 도핑된 폴리실리콘층을 500-1000Å 두께로 형성하는 것을 특징으로 하는 자기정렬식 게이트전극 형성방법.
- 제1항에 있어서,상기 산화막은 PSG산화막이고, 그 두께를 500-1000Å 두께로 형성하는 것을 특징으로 하는 자기정렬식 게이트전극 형성방법.
- 제1항에 있어서,상기 열산화막을 600-800℃의 온도에서 50-150Å 두께로 성장시키는 것을 특징으로 하는 자기정렬식 게이트전극 형성방법.
- 제1항에 있어서,상기 층간절연막을 상기 도핑된 폴리실리콘층과 산화막의 두께를 합한 두께 만큼의 두께로 형성하는 것을 특징으로 하는 자기정렬식 게이트전극 형성방법.
- 제1항에 있어서,상기 산화막 표면이 노출되도록 상기 층간절연막을 제거하는 단계에서 CMP를 이용하는 것을 특징으로 하는 자기정렬식 게이트전극 형성방법.
- 제1항에 있어서,상기 산화막을 희석된 HF용액을 이용하여 제거하는 것을 특징으로 하는 자기정렬식 게이트전극 형성방법.
- 제1항에 있어서,상기 게이트전극 물질로 텅스텐을 사용하는 것을 특징으로 하는 자기정렬식 게이트전극 형성방법.
- 제9항에 있어서,상기 텅스텐을 500-1000Å 증착하는 것을 특징으로 하는 자기정렬식 게이트전극 형성방법.
- 제1항에 있어서,상기 산화막이 제거된 부분에 게이트전극 물질을 채워 넣는 단계에서 기판전면에 게이트전극 물질을 증착한 후, 건식식각에 의해 상기 층간절연막 상부에 증착된 게이트전극 물질을 제거하는 것을 특징으로 하는 자기정렬식 게이트전극 형성방법.
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204193A (ja) * | 1995-01-27 | 1996-08-09 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPH0923008A (ja) * | 1995-07-04 | 1997-01-21 | Sony Corp | 電界効果型半導体装置の製造方法 |
| US5731239A (en) * | 1997-01-22 | 1998-03-24 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of making self-aligned silicide narrow gate electrodes for field effect transistors having low sheet resistance |
| JPH1117181A (ja) * | 1997-06-26 | 1999-01-22 | Sony Corp | 半導体装置の製造方法 |
| JPH1126757A (ja) * | 1997-06-30 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11121745A (ja) * | 1997-10-20 | 1999-04-30 | Nec Corp | 半導体装置の製造方法 |
-
1999
- 1999-06-24 KR KR1019990024058A patent/KR20010003682A/ko not_active Application Discontinuation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204193A (ja) * | 1995-01-27 | 1996-08-09 | Ricoh Co Ltd | 半導体装置の製造方法 |
| JPH0923008A (ja) * | 1995-07-04 | 1997-01-21 | Sony Corp | 電界効果型半導体装置の製造方法 |
| US5731239A (en) * | 1997-01-22 | 1998-03-24 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of making self-aligned silicide narrow gate electrodes for field effect transistors having low sheet resistance |
| JPH1117181A (ja) * | 1997-06-26 | 1999-01-22 | Sony Corp | 半導体装置の製造方法 |
| JPH1126757A (ja) * | 1997-06-30 | 1999-01-29 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11121745A (ja) * | 1997-10-20 | 1999-04-30 | Nec Corp | 半導体装置の製造方法 |
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| E902 | Notification of reason for refusal | ||
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