JPH1056014A - Substrate processing method - Google Patents
Substrate processing methodInfo
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- JPH1056014A JPH1056014A JP21262096A JP21262096A JPH1056014A JP H1056014 A JPH1056014 A JP H1056014A JP 21262096 A JP21262096 A JP 21262096A JP 21262096 A JP21262096 A JP 21262096A JP H1056014 A JPH1056014 A JP H1056014A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、基板処理方法に関
するものであり、さらに詳しくは本発明は、化学的機械
研磨法に由来するマイクロスクラッチが層間絶縁膜に形
成されても、配線ショートをもたらすことのない基板処
理方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of processing a substrate, and more particularly, to a method of producing a wiring short even when micro-scratch derived from a chemical mechanical polishing method is formed on an interlayer insulating film. The present invention relates to a substrate processing method without any problem.
【０００２】[0002]
【従来の技術】昨今、デバイスの高密度化に伴って配線
技術は、ますます微細化且つ多層化の方向に進んでい
る。しかしながら、一方でこのような高集積化は、デバ
イスの信頼性を低下させる要因になる場合がある。すな
わち、配線の微細化且つ多層化の進展によって、層間絶
縁膜の段差は大きく且つ急峻となり、その上に形成され
る配線の加工精度が悪化し、信頼性を低下させるためで
ある。2. Description of the Related Art In recent years, wiring technology has been increasingly miniaturized and multi-layered with the increase in device density. However, on the other hand, such high integration may cause a reduction in device reliability. That is, the step of the interlayer insulating film becomes large and steep due to the progress of miniaturization and multilayering of the wiring, and the processing accuracy of the wiring formed thereon is deteriorated, and the reliability is reduced.
【０００３】現在、例えばアルミニウム配線の段差被覆
性の大幅な改善は期待できないことから、層間絶縁膜の
平坦性を向上させる必要がある。これは、リソグラフィ
ーの短波長化に伴う焦点深度の低下の点からも重要にな
りつつある。これまでに、種々の層間絶縁膜の形成技術
および平坦化技術が開発されてきたが、このような従来
の技術を微細化且つ多層化した配線層に適用した場合、
配線間隔が広い場合の平坦化の不足や配線間における層
間絶縁膜での“す”の発生による接続不良等が重要な問
題になってきている。At present, it is not possible to expect a significant improvement in step coverage of, for example, aluminum wiring, so it is necessary to improve the flatness of an interlayer insulating film. This is becoming important from the viewpoint of a decrease in the depth of focus due to the reduction in the wavelength of lithography. Until now, various techniques for forming and planarizing an interlayer insulating film have been developed, but when such a conventional technique is applied to a finer and multilayered wiring layer,
Insufficient planarization when the wiring interval is wide, and poor connection due to the generation of "soot" in the interlayer insulating film between the wirings have become important problems.
【０００４】そこで、この問題を改善する手段として、
最近、シリコンウエハーのミラーポリッシュを応用した
化学的機械研磨法と呼ばれる方法が提案されている。こ
の方法は、確実に平坦化がなされる方法として有望視さ
れている。この方法を簡単に述べると以下のようにな
る。Therefore, as a means for improving this problem,
Recently, a method called a chemical mechanical polishing method using mirror polishing of a silicon wafer has been proposed. This method is promising as a method for surely planarizing. This method is briefly described as follows.
【０００５】ウエハーをセットしたキャリアを、ウエハ
ーがプラテンと呼ばれる研磨プレートに対向するように
セットし、研磨剤を含むスラリーを、スラリー供給口か
ら研磨プレート上のパッドと呼ばれる研磨布上に供給
し、研磨プレート回転軸の回転数、キャリアのキャリア
回転軸の回転数および研磨圧力を調整して研磨を行うも
のである。このとき、層間絶縁膜をエッチングする意味
でＫＯＨなどを添加し、塩基性雰囲気で行う。A carrier on which a wafer is set is set so that the wafer faces a polishing plate called a platen, and a slurry containing an abrasive is supplied from a slurry supply port onto a polishing cloth called a pad on the polishing plate, The polishing is performed by adjusting the rotation speed of the polishing plate rotation shaft, the rotation speed of the carrier rotation shaft of the carrier, and the polishing pressure. At this time, KOH or the like is added to etch the interlayer insulating film, and the etching is performed in a basic atmosphere.
【０００６】このように化学的機械研磨法は、将来的に
は有望な技術であるが、該方法は前述のように研磨剤を
含むスラリーを用いて、化学的な作用を加味しながら機
械的研磨を行うため、種々の問題を含んでいる。As described above, the chemical mechanical polishing method is a promising technique in the future. However, as described above, the chemical mechanical polishing method uses a slurry containing an abrasive and adds mechanical action while adding chemical action. Polishing involves various problems.
【０００７】その一つとして、マイクロスクラッチの形
成が挙げられる。化学的機械研磨法は、化学的な作用に
加え、機械的に削り取る作用もあり、研磨中のダスト等
で非常に小さな溝が基板表面に形成されるとともに、非
常に微細な凹凸、およびクラックが発生することもあ
る。これがマイクロスクラッチと呼ばれる。[0007] One of them is formation of micro scratches. In the chemical mechanical polishing method, in addition to the chemical action, there is also an action of mechanically shaving, so that very small grooves are formed on the substrate surface by dust and the like during polishing, and very fine irregularities and cracks are formed. It can also occur. This is called micro scratch.
【０００８】一般的にＵＬＳＩプロセスにおいては、層
間絶縁膜を化学的研磨法により平坦化し、そこにコンタ
クトホールを設け、その内部に金属等の導電物質を埋め
込み、続いてコンタクトホール内に金属が残るようにさ
らに平坦化していくが、マイクロスクラッチが発生する
と、その内部にも金属が残留することになり、配線ショ
ートの問題が生じ、あるいはショートに至らないまでも
配線間での耐圧が不足し、信頼性に悪影響を及ぼす。す
なわち、品質そのものを低下させる原因となる。In general, in the ULSI process, an interlayer insulating film is flattened by a chemical polishing method, a contact hole is provided therein, a conductive material such as a metal is buried therein, and then the metal remains in the contact hole. However, when micro-scratch occurs, metal also remains inside the micro-scratch, causing a problem of wiring short-circuit, or shortage of withstand voltage between wiring even if short-circuit does not occur, Affects reliability. That is, it causes the quality itself to deteriorate.
【０００９】図面を参照してさらに説明する。図２ない
し図５は、マイクロスクラッチの内部に金属等の導電物
質が残留する過程を説明するための図である。図２にお
いて、まず半導体基板１上に酸化膜２が形成される。そ
の酸化膜２上部に第１の配線３が形成される。例えば配
線３は、Ａｌ−Ｃｕ（０．５％）を主とする配線をＴｉ
Ｎでサンドイッチした構造のものが挙げられる。また配
線３は、スパッタリング法にて配線材料の層を形成し、
レジストパターニングを行い、続いて例えば塩素系ガス
を用いて異方性加工を行うことにより形成可能である。
次に、層間絶縁膜４を配線３の上部に厚く形成し、化学
的機械研磨法により層間絶縁膜４を研磨し平坦化を行
う。Further description will be made with reference to the drawings. 2 to 5 are views for explaining a process in which a conductive material such as a metal remains inside the micro scratch. Referring to FIG. 2, first, oxide film 2 is formed on semiconductor substrate 1. First wiring 3 is formed on oxide film 2. For example, the wiring 3 is made of a wiring mainly composed of Al-Cu (0.5%)
One having a structure sandwiched by N may be used. The wiring 3 is formed by forming a layer of a wiring material by a sputtering method,
It can be formed by performing resist patterning and subsequently performing anisotropic processing using, for example, a chlorine-based gas.
Next, an interlayer insulating film 4 is formed thick on the wiring 3 and the interlayer insulating film 4 is polished by a chemical mechanical polishing method to be planarized.
【００１０】この研磨の際、図３に示すように細い溝の
形状のマイクロスクラッチ５が形成される場合がある。
マイクロスクラッチ５は、研磨中のダストや、スラリー
に含まれるゴミにより機械的に引っ掻かれて発生する。At the time of this polishing, a micro-scratch 5 having a shape of a thin groove may be formed as shown in FIG.
The microscratch 5 is generated by being mechanically scratched by dust during polishing or dust contained in the slurry.
【００１１】続いて、図４に示すように、配線３への接
続領域を設けるためのコンタクトホール６の開口を行
う。開口方法としては、開口を行う領域にレジストパタ
ーニングを行い、その後、例えばフッ素ガス系にて異方
性加工を行う方法が挙げられる。次に、例えばタングス
テン膜８がＣＶＤ方法により形成される。なお、層間絶
縁膜４とタングステン膜８との密着性を改善するため
に、ＴｉＮ膜７をあらかじめスパッタリング法にて形成
しておいてもよい。Subsequently, as shown in FIG. 4, an opening of a contact hole 6 for providing a connection region to the wiring 3 is performed. As an opening method, there is a method of performing resist patterning in a region where an opening is to be made, and then performing anisotropic processing using, for example, a fluorine gas system. Next, for example, a tungsten film 8 is formed by a CVD method. Note that, in order to improve the adhesion between the interlayer insulating film 4 and the tungsten film 8, the TiN film 7 may be formed in advance by a sputtering method.
【００１２】その後、図５に示すように、引き続き化学
的機械研磨法により、タングステン膜およびＴｉＮ膜７
を研磨し、コンタクトホール６内部にのみタングステン
膜８およびＴｉＮ膜７が残った形となる。Thereafter, as shown in FIG. 5, a tungsten film and a TiN film 7 are successively formed by a chemical mechanical polishing method.
Is polished to leave tungsten film 8 and TiN film 7 only inside contact hole 6.
【００１３】しかしながら、上記のように形成されたマ
イクロスクラッチは、配線ショートを起こす可能性があ
る。図６は、図５の概略平面図である。仮にマイクロス
クラッチ５が第２の配線層９ａ、９ｂの間隔に比べ十分
小さい場合は、配線ショートの原因にはならないが、上
記間隔よりも長い場合、第２の配線層９ａ、９ｂを形成
する際、第２の配線９ａと９ｂとをつなぐ形となり、配
線ショートを招く。However, the micro-scratch formed as described above may cause a wiring short. FIG. 6 is a schematic plan view of FIG. If the micro-scratch 5 is sufficiently smaller than the distance between the second wiring layers 9a and 9b, it does not cause a wiring short-circuit. However, if the micro-scratch 5 is longer than the above-mentioned distance, the second wiring layers 9a and 9b may be formed. And the second wirings 9a and 9b are connected to each other, resulting in a wiring short-circuit.
【００１４】このようなマイクロスクラッチ内の金属を
除去するため、研磨条件を変更する等の手段はあるもの
の、コンタクトホール内の金属も研磨される方法であ
り、また、アスペクト比の高いマイクロスクラッチの場
合はもはや研磨では金属が除去ができないという本質的
な問題がある。In order to remove the metal in the micro-scratch, there is a method such as changing polishing conditions, but the metal in the contact hole is also polished. In such a case, there is an essential problem that the metal can no longer be removed by polishing.
【００１５】[0015]
【発明が解決しようとする課題】本発明は、前述した従
来の課題に鑑みてなされたもので、化学的機械研磨法に
由来するマイクロスクラッチが層間絶縁膜に形成されて
も、配線ショートをもたらすことのない基板処理方法を
提供することを目的とするものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned conventional problems, and causes a wiring short even if micro-scratch derived from a chemical mechanical polishing method is formed on an interlayer insulating film. It is an object of the present invention to provide a method of processing a substrate that does not cause any problem.
【００１６】[0016]
【課題を解決するための手段】本発明者は、上述の課題
を解決すべく鋭意研究を重ねた結果、本発明を達成する
ことができた。すなわち本発明は、基板上に形成された
被研磨材料を、化学的機械研磨法により研磨した後、そ
の研磨された表面にさらにプラズマ処理を施すことを特
徴とする基板処理方法を提供するものである。Means for Solving the Problems The present inventor has made intensive studies to solve the above-mentioned problems, and as a result, has achieved the present invention. That is, the present invention provides a substrate processing method characterized in that after a material to be polished formed on a substrate is polished by a chemical mechanical polishing method, a plasma treatment is further performed on the polished surface. is there.
【００１７】[0017]
【作用】本発明においては基板に化学的機械研磨法を適
用した後、プラズマ処理を行うことを特徴としている。
マイクロスクラッチ内に残留している金属は、プラズマ
処理方法により除去することができ、多層配線の形成の
際に配線同士のショートが発生しないという作用があ
る。The present invention is characterized in that a plasma treatment is performed after a chemical mechanical polishing method is applied to a substrate.
The metal remaining in the microscratch can be removed by a plasma processing method, which has the effect of preventing short-circuiting between wirings when forming a multilayer wiring.
【００１８】[0018]
【実施例】以下、本発明を実施例により説明する。図１
は、本発明の方法を適用した後の半導体装置を示す概略
断面図である。厚さ７２０μm の半導体基板１（基板材
料＝Ｓｉ）上に、厚さ０．５μm の酸化膜２を形成し
た。その酸化膜２上部に第１の配線３を形成した。本実
施例の配線３は、Ａｌ−Ｃｕ（０．５％）を主とする配
線をＴｉＮでサンドイッチした構造のものを採用した。
配線３は、スパッタリング法にて配線材料の層を形成
し、レジストパターニングを行い、続いて塩素系ガスを
用いて異方性加工を行うことにより形成した。次に、厚
さ１．５μm の層間絶縁膜４（材料＝ＳｉＯ2 ）を配線
３の上部に形成し、化学的機械研磨法により層間絶縁膜
４を約０．６μm ほど研磨し平坦化を行った。続いて、
配線３への接続領域を設けるためのコンタクトホール６
の開口を行った。開口方法としては、開口を行う領域に
レジストパターニングを行い、その後、フッ素ガス系に
て異方性加工を行う方法を採用した。次に、厚さ０．６
μm のタングステン膜８をＣＶＤ方法により形成した。
なお、層間絶縁膜４とタングステン膜８との密着性を改
善するために、厚さ０．０５μm のＴｉＮ膜７をあらか
じめスパッタリング法にて形成しておいた。その後、引
き続き化学的機械研磨法により、タングステン膜８およ
びＴｉＮ膜７を研磨し、コンタクトホール６内部にのみ
タングステン膜８およびＴｉＮ膜７を残した。このと
き、マイクロスクラッチ５の形成が認められた。The present invention will be described below with reference to examples. FIG.
1 is a schematic sectional view showing a semiconductor device after applying a method of the present invention. An oxide film 2 having a thickness of 0.5 μm was formed on a semiconductor substrate 1 (substrate material = Si) having a thickness of 720 μm. The first wiring 3 was formed on the oxide film 2. As the wiring 3 of this embodiment, a wiring having a structure in which a wiring mainly composed of Al-Cu (0.5%) is sandwiched by TiN is used.
The wiring 3 was formed by forming a layer of a wiring material by a sputtering method, performing resist patterning, and then performing anisotropic processing using a chlorine-based gas. Next, an interlayer insulating film 4 (material: SiO 2 ) having a thickness of 1.5 μm is formed on the wiring 3, and the interlayer insulating film 4 is polished to a thickness of about 0.6 μm by a chemical mechanical polishing method to be planarized. Was. continue,
Contact hole 6 for providing a connection region to wiring 3
Was opened. As an opening method, a method of performing resist patterning in a region where the opening is to be performed, and then performing anisotropic processing using a fluorine gas system was employed. Next, thickness 0.6
A μm tungsten film 8 was formed by a CVD method.
In order to improve the adhesion between the interlayer insulating film 4 and the tungsten film 8, a TiN film 7 having a thickness of 0.05 μm was previously formed by a sputtering method. Thereafter, the tungsten film 8 and the TiN film 7 were successively polished by a chemical mechanical polishing method, and the tungsten film 8 and the TiN film 7 were left only inside the contact hole 6. At this time, the formation of the micro scratch 5 was recognized.
【００１９】次に、以下の処理条件により、基板表面全
体をプラズマエッチングした。Next, the entire surface of the substrate was subjected to plasma etching under the following processing conditions.
【００２０】ＳＦ6 ／Ｃｌ2 ／Ｎ2 ＝５／２０／１００
ｓｃｃｍ、８０ｍＴｏｒｒ、ＲＦ Ｐｏｗｅｒ＝５５０
ＷSF 6 / Cl 2 / N 2 = 5/20/100
sccm, 80 mTorr, RF Power = 550
W
【００２１】このとき、タングステン膜８とＴｉＮ膜７
のエッチングレートは約５０ｎｍ／分であり、この処理
条件にて約１分間エッチングした。エッチングを行うこ
とで、マイクロスクラッチ内に残留していたタングステ
ン膜とＴｉＮ膜はエッチング除去することが可能であっ
た。したがって、上部に第２の配線を形成しても配線シ
ョートの発生を防止できた。At this time, the tungsten film 8 and the TiN film 7
Has an etching rate of about 50 nm / min, and was etched under these processing conditions for about 1 minute. By performing the etching, the tungsten film and the TiN film remaining in the micro scratch could be removed by etching. Therefore, even if the second wiring was formed on the upper part, the occurrence of the wiring short could be prevented.
【００２２】なお、上記実施例においては、プラズマ処
理でタングステン膜とＴｉＮ膜をエッチングする際、Ｓ
Ｆ6 ／Ｃｌ2 を主とするハロゲン系混合ガスを用いた
が、その他の希ガス化合物、酸素、窒素や、ＣＨＦ3 、
ＣＦ4 等のフルオロカーボンガスを含有させてもよく、
この場合は層間絶縁膜もエッチングされ、プロセス条件
設定を最適化することで酸化膜、タングステン膜および
ＴｉＮ膜のエッチングレートを概略等しくすることが可
能となり、マイクロスクラッチの増大を防止できる。ま
た、プラズマエッチング条件は、各層の材料の種類等を
勘案して適宜決定することができる。なお、プラズマ処
理に使用されるガスと被研磨材料とが反応して揮発生成
物を形成しないことが望ましい。In the above embodiment, when the tungsten film and the TiN film are etched by the plasma processing,
Although a halogen-based mixed gas mainly containing F 6 / Cl 2 was used, other rare gas compounds, oxygen, nitrogen, CHF 3 ,
A fluorocarbon gas such as CF 4 may be contained,
In this case, the interlayer insulating film is also etched, and by optimizing the setting of the process conditions, it becomes possible to make the etching rates of the oxide film, the tungsten film and the TiN film substantially equal, thereby preventing an increase in micro-scratch. The plasma etching conditions can be appropriately determined in consideration of the type of material of each layer and the like. Note that it is desirable that the gas used for the plasma treatment and the material to be polished do not react to form a volatile product.
【００２３】ところで、上記実施例では本発明の好適な
態様として、シリコン（Ｓｉ）を含む基板材料を使用し
たが、本発明はこれに限定されず、様々な基板を適用す
ることができる。また、装置として使用される材料とし
てもとくに制限されるものではなく、例えば各材料に
は、アルミニウム、タングステン、チタン系材料、銅、
金、白金等の金属を含むことができ、これらは本発明に
望ましいものである。In the above embodiment, a substrate material containing silicon (Si) is used as a preferred embodiment of the present invention. However, the present invention is not limited to this, and various substrates can be applied. Further, the material used as the device is not particularly limited. For example, each material includes aluminum, tungsten, a titanium-based material, copper,
Metals such as gold, platinum and the like can be included, which are desirable for the present invention.
【００２４】[0024]
【発明の効果】本発明によれば、次に示されるような効
果が少なくとも発現する。 １．化学的機械研磨法で発生するマイクロスクラッチ内
に残留する金属を除去することが可能となり、上部配線
のショートに起因する不良発生が防止可能となる。 ２．プラズマ処理する処理条件の最適化を行うことで、
マイクロスクラッチ内の金属を除去すると同時にマイク
ロスクラッチの平滑化が可能となり、さらにプラグロス
増大を防止できる。 ３．マイクロスクラッチ内の金属は再現性よく除去可能
となり、配線ショートの防止ができ、半導体装置の歩留
まりを向上させるとともに、品質を向上させることがで
きる。According to the present invention, at least the following effects are exhibited. 1. The metal remaining in the micro scratch generated by the chemical mechanical polishing method can be removed, and the occurrence of a defect due to a short circuit of the upper wiring can be prevented. 2. By optimizing the processing conditions for plasma processing,
At the same time as removing the metal in the micro-scratch, the micro-scratch can be smoothed, and the plug loss can be prevented from increasing. 3. The metal in the micro-scratch can be removed with good reproducibility, the short-circuit of the wiring can be prevented, the yield of the semiconductor device can be improved, and the quality can be improved.
【図１】本発明の方法を適用した後の半導体装置を示す
概略断面図である。FIG. 1 is a schematic sectional view showing a semiconductor device after applying a method of the present invention.
【図２】マイクロスクラッチの内部に金属等の導電物質
が残留する過程を説明するための図である。FIG. 2 is a diagram for explaining a process in which a conductive material such as a metal remains inside a micro scratch.
【図３】マイクロスクラッチの内部に金属等の導電物質
が残留する過程を説明するための図である。FIG. 3 is a view for explaining a process in which a conductive material such as a metal remains inside a micro scratch.
【図４】マイクロスクラッチの内部に金属等の導電物質
が残留する過程を説明するための図である。FIG. 4 is a view for explaining a process in which a conductive material such as a metal remains inside a micro scratch.
【図５】マイクロスクラッチの内部に金属等の導電物質
が残留する過程を説明するための図である。FIG. 5 is a view for explaining a process in which a conductive material such as a metal remains inside a micro scratch.
【図６】図５の概略平面図である。FIG. 6 is a schematic plan view of FIG.
１……基板、２……酸化膜、３……配線、４……層間絶
縁膜、５……マイクロスクラッチ、６……コンタクトホ
ール、７……ＴｉＮ膜、８……タングステン膜、９ａ，
９ｂ……第２の配線層。DESCRIPTION OF SYMBOLS 1 ... board | substrate, 2 ... oxide film, 3 ... wiring, 4 ... interlayer insulating film, 5 ... micro scratch, 6 ... contact hole, 7 ... TiN film, 8 ... tungsten film, 9a,
9b... Second wiring layer.
Claims (6)
的機械研磨法により研磨した後、その研磨された表面に
さらにプラズマ処理を施す、 ことを特徴とする基板処理方法。1. A substrate processing method comprising: polishing a material to be polished formed on a substrate by a chemical mechanical polishing method; and further performing a plasma treatment on the polished surface.
ングされる請求項１に記載の基板処理方法。2. The substrate processing method according to claim 1, wherein the material to be polished is etched by plasma processing.
希ガス化合物、酸素、窒素またはフルオロカーボンガス
を用いて行われる請求項１または２に記載の基板処理方
法。3. The method according to claim 1, wherein the plasma treatment includes a halogen-based mixed gas,
The substrate processing method according to claim 1, wherein the method is performed using a rare gas compound, oxygen, nitrogen, or a fluorocarbon gas.
料が少なくともシリコン（Ｓｉ）を含有する請求項１な
いし３のいずれか１項に記載の基板処理方法。4. The substrate processing method according to claim 1, wherein the substrate is a semiconductor substrate, and the material to be polished contains at least silicon (Si).
ン、チタン系材料、銅、金および白金からなる群から選
択された少なくとも１種である請求項１ないし４のいず
れか１項に記載の基板処理方法。5. The substrate processing method according to claim 1, wherein the material to be polished is at least one selected from the group consisting of aluminum, tungsten, a titanium-based material, copper, gold, and platinum. .
材料とが揮発生成物を形成しない請求項１ないし５のい
ずれか１項に記載の基板処理方法。6. The substrate processing method according to claim 1, wherein the gas used for the plasma processing and the material to be polished do not form volatile products.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21262096A JPH1056014A (en) | 1996-08-12 | 1996-08-12 | Substrate processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21262096A JPH1056014A (en) | 1996-08-12 | 1996-08-12 | Substrate processing method |
Publications (1)
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| JPH1056014A true JPH1056014A (en) | 1998-02-24 |
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Family Applications (1)
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|---|---|---|---|
| JP21262096A Pending JPH1056014A (en) | 1996-08-12 | 1996-08-12 | Substrate processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056014A (en) |
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