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JPH1041425A - 半導体パッケージとその製造方法 - Google Patents

半導体パッケージとその製造方法

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JPH1041425A
JPH1041425A JP8189240A JP18924096A JPH1041425A JP H1041425 A JPH1041425 A JP H1041425A JP 8189240 A JP8189240 A JP 8189240A JP 18924096 A JP18924096 A JP 18924096A JP H1041425 A JPH1041425 A JP H1041425A
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electrodes
wafer
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一洋 生稲
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勇三 嶋田
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和明 内海
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Abstract

(57)【要約】 【課題】 Ｓｉウェーハの大口径化工程においてウェー
ハの補強材として作用し、ＬＳＩチップと全く同サイズ
でありながら低コストでリードレス接続が可能な半導体
パッケージとその製造方法を提供する。 【解決手段】 ＬＳＩチップ１１を保持し、該ＬＳＩチ
ップの電極１４を該ＬＳＩチップが実装されるボードの
電極と接続するためのチップサイズ半導体パッケージ１
２において、ＬＳＩチップ１１と半導体パッケージ１２
とは一体に接合され、半導体パッケージ１２には、ＬＳ
Ｉチップ１１との接合面と反対の面にボードの電極と接
続する電極１６が形成され、半導体パッケージ１２のボ
ードの電極と接続する電極１６と、ＬＳＩチップの電極
１４とは、半導体パッケージ１２とＬＳＩチップ１１と
を貫通するスルーホール１５を経由する導体１７により
接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高速ＬＳＩ素子を高
密度に実装するためのガラスあるいはセラミックを用い
た半導体パッケージおよびその製造方法に関する。
【０００２】
【従来の技術】マルチメディア社会へ向けて、パーソナ
ルコンピュータや携帯電話に代表されるように、電子装
置やシステムの小型化、高速化への要求は益々強くなる
ばかりである。加えて、近年の低コスト化への要求は非
常に厳しいものがある。
【０００３】この問題を解決するためには、半導体チッ
プ自体を高密度高集積化することは当然であり、さらに
はチップのパッケージ方法、またパッケージ化されたチ
ップをいかにボードに搭載するかの実装技術が重要とな
る。
【０００４】半導体チップ、ＬＳＩの製造においては、
微細配線化技術の開発とともにウェーハの大口径化が低
コスト化への最も重要な技術であり、８インチから１２
インチ、さらには１６インチ化への開発もスタートして
いる。
【０００５】またチップのパッケージに関して言えば、
高集積化が進むに従ってＩ／Ｏの接続点数が増えてしま
うため、従来のＤＩＰやＱＦＰ構造ではリードとボード
の接続が困難な状態になってきている。無理にこの構造
をとるとチップのサイズに比較してパッケージのサイズ
が非常に大きくなり実装効率が悪いだけでなく、高速な
チップにあっては、リード部分の寄生Ｌ成分やＣ成分が
電気的に悪影響を与えるようになってくる。
【０００６】これを解決するためにはチップをパッケー
ジせず、ベアの状態でボードにリードレスで接続する技
術が開発されている。チップ側の電極とボード側の電極
とをはんだボールやＡｕバンプなどで点接触的に接続す
ることで、これまでの１次元的な線での接続から２次元
的な面での接続が可能となるため実装性能としては飛躍
的に向上する。これらの技術はリードレスチップ（ＬＬ
Ｃ）接続やフリップチップ（ＦＣ）接続と呼ばれてい
る。
【０００７】
【発明が解決しようとする課題】上述のように低コスト
化の一つの解決方法としてウェーハの大口径化が進めら
れているが、ここで問題となるのは１２インチや１６イ
ンチといった大口径のウェーハでは、ウェーハの強度が
低いため、現在の厚さでは割れ等が発生し、現状のＬＳ
Ｉ製造工程をそのまま用いることが困難である。もし、
現状のプロセスをそのまま用いようとすると破損しない
Ｓｉウェーハの厚みは５ｍｍにもなり、インゴットの有
効利用率が極端に落ちてしまう。したがって、Ｓｉウェ
ーハの脆さが大口径化への最大の課題である。
【０００８】また、上述のように低コスト化の一つの方
法としてＬＬＣ接続やＦＣ接続と呼ばれるベアチップを
実装する方法が開発されているが、この方法ではベアチ
ップの検査工程をどうするかという問題がある。ベアチ
ップレベルでの検査工程は確立されていないので、半導
体メーカーがチップの良否をシステムメーカーに対して
保証できない問題が発生する。もし混入している不良な
チップを複数個、ボードに搭載すればボードの歩留まり
はたちまち悪くなる。また、パッケージにより保護され
ていないチップについてはシステムメーカー側でのハン
ドリング性がよくないという問題もある。さらに、チッ
プの微細ピッチ電極と同精度の電極を有する基板を低コ
ストでいかに製造するかという大きな問題もある。ＬＬ
Ｃ接続やＦＣ接続のための基板では、接続の信頼性を確
保するために、電極の位置精度だけでなく、基板の平滑
性や反りなどについて非常に厳しい制約が発生し、基板
の研磨工程、回路形成のための現像露光工程といったコ
スト高につながる工程が増えてしまうのである。
【０００９】チップの保護や検査工程の問題を解決し、
実装効率を高めるために、最近、チップサイズパッケー
ジ（あるいはチップスケールパッケージ）の概念が唱え
られ、開発が始まっている。これは、チップのサイズに
近いパッケージをこしらえ、このパッケージにＳｉチッ
プをリードレス接続し、これをさらにボードに接続する
というものである。この方法によれば確かに、チップ保
護や検査の問題は解決されるが、上記ボードをチップサ
イズパッケージに置き換えただけであるので、リードレ
ス接続を実現するパッケージを低コストで提供できるか
という問題は依然残っている。
【００１０】本発明の目的は、Ｓｉウェーハの大口径化
工程においてウェーハの補強材として作用し、ＬＳＩチ
ップと全く同サイズでありながら低コストでリードレス
接続が可能な半導体パッケージとその製造方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】本発明の半導体パッケー
ジは、ＬＳＩチップを保持し、該ＬＳＩチップの電極を
該ＬＳＩチップが実装されるボードの電極と接続するた
めのチップサイズ半導体パッケージにおいて、ＬＳＩチ
ップと半導体パッケージとは一体に接合され、半導体パ
ッケージには、ＬＳＩチップとの接合面と反対の面にボ
ードの電極と接続する電極が形成され、半導体パッケー
ジのボードの電極と接続する電極と、ＬＳＩチップの電
極とは、半導体パッケージとＬＳＩチップとを貫通する
スルーホールを経由する導体により接続されている。
【００１２】半導体パッケージの材質がガラスやセラミ
ックであってもよく、ＳｉＯ2 系ガラス、ガラスセラミ
ック、アルミナ、ムライト、コーディエライトあるいは
窒化アルミであってもよい。
【００１３】また、半導体パッケージとＬＳＩチップと
の接合がガラスを接着剤として行なわれていることが好
ましい。
【００１４】さらに、半導体パッケージが多層基板であ
ることが好ましい。
【００１５】本発明の半導体パッケージの製造方法は、
半導体パッケージとなる基板にボードの電極と接続する
電極を形成し、基板の電極の形成された面と反対の面
に、Ｓｉウェーハを接合し、接合されたＳｉウェーハの
接合面と反対の面に所定の集積回路を形成し、形成され
た集積回路の電極の位置と、該電極に対応する半導体パ
ッケージに形成された電極の位置との位置関係を、透過
性の電磁波を用いて計測し、計測された位置関係に基づ
いて、両電極間を接続可能な位置にスルーホールを穿設
し、穿設されたスルーホールを経由して両電極を導体で
接続し、接合された半導体パッケージとＳｉウェーハと
を所定のチップサイズに切断し、集積回路の形成された
ＬＳＩチップと一体となったチップサイズ半導体パッケ
ージを製造する。
【００１６】本発明のチップサイズパッケージはその製
造工程において、まずＳｉウェーハにガラスあるいはセ
ラミックの多層基板を貼り付けてあることから、補強材
としての機能を有している。
【００１７】さらにＳｉとガラスあるいはセラミック側
との電気的な接続は、紫外光などの透過性電磁波による
位置合わせでスルーホールを形成するので、基板側の電
極位置精度が落ちてＬＳＩの電極位置精度と若干異なっ
ても、スルーホールからの導体接続によりオープン不良
は発生しない。
【００１８】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。図１は本発明のＬＳＩ
チップと接合した半導体パッケージの模式的断面図であ
り、図中符号１１はＳｉウェーハに形成され分割された
ＬＳＩチップ、１２は多層基板から分割されたチップサ
イズ半導体パッケージ、１３はガラス接着層、１４はＬ
ＳＩチップ側の電極、１５はチップサイズ半導体パッケ
ージ側の電極、１６はスルーホール、１７は接続導体、
１８は紫外光、１９はレーザ光である。図２は本発明の
Ｓｉウェーハを接合したガラスあるいはセラミックの多
層基板の模式的斜視図であり、２１はＳｉウェーハ、２
２は多層基板、２３は切断線である。図３は本発明の半
導体パッケージの製造方法のフローチャートであり、Ｓ
３１〜Ｓ３９は各ステップを示す。図４は本発明のＬＳ
Ｉチップと接合した半導体パッケージをボードに実装し
た状態を示す模式的斜視図であり、４１はＬＳＩチッ
プ、４２はチップサイズ半導体パッケージ、４３はボー
ドである。
【００１９】本発明では、図１のように多層基板である
ガラスあるいはセラミックのチップサイズ半導体パッケ
ージ１２がＬＳＩチップ１１とガラス接着層１３で完全
に接合され一体化した状態となっている。図２に示すＳ
ｉウェーハ２１を接合したガラスあるいはセラミックの
多層基板２２を切断線３で分割して本発明の半導体パッ
ケージが作られる。ＬＳＩチップ１１の集積回路に設け
られた電極１４は、半導体パッケージ１２に設けられた
ボードの電極と接続するための電極１６とスルーホール
１５を経由して接続導体１７で接続されている。
【００２０】次に、本発明の半導体パッケージの製造方
法を図３に示した製造のプロセスフローチャートと並び
に図１、図２を参照して説明する。
【００２１】 スタートすると（Ｓ３１）、まず、ガ
ラスあるいはセラミックの多層基板２２を従来のグリー
ンシート法にて製造し、所定の電気回路、外部電極１６
を形成しておく。この際には、Ｓｉと熱膨張率（Ｓｉの
熱膨張率は２５〜１０００℃でおよそ３．０ｐｐｍ）が
近いガラスやガラスセラミック、アルミナ、ムライト、
コーディエライト、窒化アルミを選択する（Ｓ３２）。
【００２２】 この多層基板２２とＳｉウェーハ２１
との間にガラス接着層１３を設け、熱処理しガラス接着
層１３を融解し両者を接着する。このとき、Ｓｉと熱膨
張率の大きく異なるセラミックを選択していると冷却後
にクラックや割れが発生する。接着ガラスの熱膨張率も
Ｓｉと多層基板の材質の中間であることが望ましい。ま
た、接着ガラスはＳｉと多層基板の熱膨張率差を吸収す
る緩和層の働きを期待することから、できるだけ軟化温
度が低いガラスを選択するべきである。ただし、次のＳ
ｉへの回路形成の工程でおよそ１０００℃の熱処理工程
を通ることから、この温度において適当な粘性を維持で
きるガラスを用いる。通常の有機物では１０００℃にお
いて揮発してしまうものが多いのでこの接合層には無機
ガラスがよいが、条件によっては有機物を用いることも
可能である。この場合、複数のＳｉウェーハを１枚の多
層基板の上に相互に密着させて接合させてもよい（Ｓ３
３）。
【００２３】 で接着され完全に一体化したＳｉウ
ェーハ２１と多層基板２２のウェフアーを通常の半導体
製造プロセスに流し、Ｓｉウェーハ２１に所定の回路を
形成する。Ｓｉウェフアー単独では、そのもろさから割
れ等の破損が発生し、極端に歩留まりが落ちるが、ガラ
スあるいはセラミックに接着させることによりガラスや
セラミックが補強材となり、Ｓｉウェーハを厚くしなく
ても１２インチ、１６インチといった大口径化が可能に
なる（Ｓ３４）。
【００２４】 一体化したウェーハを紫外光等の透過
性電磁波により透過し、Ｓｉ側の電極１４と多層基板側
の電極１６について位置関係を計測する（Ｓ３５）。
【００２５】 計測された位置関係に基づいて、両電
極を接続可能な所定の位置にレーザー光でスルーホール
１５を形成する（Ｓ３６）。
【００２６】 めっき等によりスルーホール１５を経
由してＳｉ側の電極１４と多層基板側の電極１６を導体
１７で接続する。このとき、図１でわかるように、Ｓｉ
側の電極１４と多層基板側の電極１６の位置精度が若干
異なってもスルーホール１５から電極へ導体１７で接続
することによってオープン不良は発生しない。この点
が、従来のリードレス接続用基板やパッケージを製造す
るのと根本的に異なる点である。本方法によればＳｉと
多層基板の電気的な接続の工程において、それぞれの製
造面からくるばらつきを吸収することが可能である（Ｓ
３７）。
【００２７】 完成したＳｉウェーハ２１と多層基板
２２とが接合したウェーハを、ダイシングやスクライブ
により切断分割し、ＬＳＩチップ１１と完全なチップサ
イズ半導体パッケージ１２を得て（Ｓ３８）、終了する
（Ｓ３９）。
【００２８】ここで、本発明のチップサイズ半導体パッ
ケージの構造が従来のリードレス接続と根本的に異なる
点を説明する。従来のリードレス接続ではＬＳＩが必ず
フェースダウンであるのに対し、本発明ではチップはパ
ッケージに対し、必ずフェースアップである。また、Ｓ
ｉの回路形成面と反対側の面にＳｉの多結晶層を形成す
る方法でみられるような結晶ひずみも、本発明において
はガラス接着層によりひずみが吸収されるので発生しな
い。
【００２９】
【実施例】上記発明をガラスセラミック材料にて実施し
た例を以下に示す。用いたガラスセラミック材料はアル
ミナとホウケイ酸ガラスの複合体であり、熱膨張率は
５．０ｐｐｍである。導体には重量比率９０／１０のＡ
ｇＰｄを用いている。これを１２インチのウェーハレベ
ルで、ＳｉＯ２−ＺｎＯ系ガラスで、１１００℃で熱処
理して接着した。このガラスの軟化温度は３００℃であ
り、熱膨張率は４．０ｐｐｍである。
【００３０】Ｓｉ面に回路を形成後、スルーホールを形
成し、ＡｕめっきによりＳｉ側電極とガラスセラミック
側の電極を接続した後にチップサイズ１０ｍｍ□のチッ
プに切断して分割した。ＬＳＩチップで電極数８０／１
チップ、チップ側の電極の間最小距離４０μｍであった
のを、パッケージ側の内部配線によりパッケージ側の電
極間の最小距離を１５０μｍとし、プリント板のマザー
ボードに接続した様子が図４である。−４５℃〜１２５
℃のヒートサイクルを５００サイクルかけてもオープン
・ショート不良は発生しなかった。
【００３１】
【発明の効果】以上説明したように本発明によれば、接
合されるガラスあるいはセラミックの多層基板がＳｉウ
ェーハの補強材の役割をするので、厚みを増やすことな
く大口径のウェーハを使用できる。それによって低コス
トな大口径のウェーハプロセスの実現が可能となる効果
がある。大型の多層基板上に複数のシリコンウェーハを
接着して大口径のウェーハプロセスで処理することも可
能である。
【００３２】またＳｉウェーハの電極と、ボードと接続
する多層基板の電極とは、スルーホールを経由して接続
導体で接続可能なので、リードレスチップ接続のような
電極位置精度の精密さを必要とせず、さらにボード接続
用電極の電極間最小間隔をＬＳＩチップの電極間最小間
隔よりも広く取ることができるのでチップサイズパッケ
ージでありながら実装コストが低減でき、実装前のチッ
プの検査も可能なので高い信頼性で低コストのチップサ
イズパッケージが提供できるという効果がある。
【図面の簡単な説明】
【図１】本発明のＬＳＩチップと接合した半導体パッケ
ージの模式的断面図である。
【図２】本発明のＳｉウェーハを接合したガラスあるい
はセラミックの多層基板の模式的斜視図である。
【図３】本発明の半導体パッケージの製造方法のフロー
チャートである。
【図４】本発明のＬＳＩチップと接合した半導体パッケ
ージをボードに実装した状態を示す模式的斜視図であ
る。
【符号の説明】
１１、４１ Ｓｉウェーハに形成され分割されたＬＳ
Ｉチップ １２、４２ 多層基板から分割されたチップサイズ半
導体パッケージ １３ ガラス接着層 １４ ＬＳＩチップ側の電極 １５ チップサイズパッケージ側の電極 １６ スルーホール １７ 接続導体 １８ 紫外光 １９ レーザ光 ２１ Ｓｉウェーハ ２２ 多層基板 ２３ 切断線 ４３ ボード Ｓ３１〜Ｓ３９ 各ステップ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 ＬＳＩチップを保持し、該ＬＳＩチップ
    の電極を該ＬＳＩチップが実装されるボードの電極と接
    続するためのチップサイズ半導体パッケージにおいて、 前記ＬＳＩチップと前記半導体パッケージとは一体に接
    合され、 前記半導体パッケージには、前記ＬＳＩチップとの接合
    面と反対の面に前記ボードの電極と接続する電極が形成
    され、 前記半導体パッケージの前記ボードの電極と接続する電
    極と、前記ＬＳＩチップの電極とは、前記半導体パッケ
    ージと前記ＬＳＩチップとを貫通するスルーホールを経
    由する導体により接続されている、ことを特徴とする半
    導体パッケージ。
  2. 【請求項２】 前記半導体パッケージの材質がガラスで
    ある請求項１に記載の半導体パッケージ。
  3. 【請求項３】 前記半導体パッケージの材質がセラミッ
    クである請求項１に記載の半導体パッケージ。
  4. 【請求項４】 前記半導体パッケージの材質がＳｉＯ2
    系ガラスである請求項２に記載の半導体パッケージ。
  5. 【請求項５】 前記半導体パッケージの材質がガラスセ
    ラミックである請求項３に記載の半導体パッケージ。
  6. 【請求項６】 前記半導体パッケージの材質がアルミナ
    である請求項３に記載の半導体パッケージ。
  7. 【請求項７】 前記半導体パッケージの材質がムライト
    である請求項３に記載の半導体パッケージ。
  8. 【請求項８】 前記半導体パッケージの材質がコーディ
    エライトである請求項３に記載の半導体パッケージ。
  9. 【請求項９】 前記半導体パッケージの材質が窒化アル
    ミである請求項３に記載の半導体パッケージ。
  10. 【請求項１０】 前記半導体パッケージと前記ＬＳＩチ
    ップとの接合がガラスを接着剤として行なわれている請
    求項１から請求項９のいずれか１項に記載の半導体パッ
    ケージ。
  11. 【請求項１１】 前記半導体パッケージが多層基板であ
    る請求項１から請求項１０のいずれか１項に記載の半導
    体パッケージ。
  12. 【請求項１２】 請求項１に記載の半導体パッケージの
    製造方法であって、 前記半導体パッケージとなる基板に前記ボードの電極と
    接続する電極を形成し、 前記基板の前記電極の形成された面と反対の面に、Ｓｉ
    ウェーハを接合し、 接合された前記Ｓｉウェーハの接合面と反対の面に所定
    の集積回路を形成し、 形成された前記集積回路の電極の位置と、該電極に対応
    する前記半導体パッケージに形成された前記電極の位置
    との位置関係を、透過性の電磁波を用いて計測し、 計測された前記位置関係に基づいて、前記両電極間を接
    続可能な位置にスルーホールを穿設し、 穿設された前記スルーホールを経由して前記両電極を導
    体で接続し、 接合された前記半導体パッケージとＳｉウェーハとを所
    定のチップサイズに切断し、集積回路の形成されたＬＳ
    Ｉチップと一体となったチップサイズ半導体パッケージ
    を製造する、ことを特徴とする半導体パッケージ製造方
    法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370116B1 (ko) * 2001-01-15 2003-01-30 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
JP2004088082A (ja) * 2002-06-24 2004-03-18 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP2008294113A (ja) * 2007-05-23 2008-12-04 Denso Corp 複合ｉｃパッケージ及びその製造方法
KR100881400B1 (ko) 2007-09-10 2009-02-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US7777345B2 (en) 2007-07-02 2010-08-17 Samsung Electronics Co., Ltd. Semiconductor device having through electrode and method of fabricating the same

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6624505B2 (en) * 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
IL123207A0 (en) * 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6090636A (en) * 1998-02-26 2000-07-18 Micron Technology, Inc. Integrated circuits using optical waveguide interconnects formed through a semiconductor wafer and methods for forming same
US7030466B1 (en) 1999-05-03 2006-04-18 United Microelectronics Corporation Intermediate structure for making integrated circuit device and wafer
US7179740B1 (en) * 1999-05-03 2007-02-20 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US6429509B1 (en) * 1999-05-03 2002-08-06 United Microelectronics Corporation Integrated circuit with improved interconnect structure and process for making same
US6771786B1 (en) 1999-07-28 2004-08-03 Oticon A/S Hearing aid including an integrated circuit
US6338980B1 (en) * 1999-08-13 2002-01-15 Citizen Watch Co., Ltd. Method for manufacturing chip-scale package and manufacturing IC chip
JP3494100B2 (ja) * 2000-01-11 2004-02-03 富士通株式会社 半導体装置及びその実装方法
US6801438B1 (en) 2000-10-24 2004-10-05 Touch Future Technolocy Ltd. Electrical circuit and method of formation
TW523920B (en) * 2000-11-18 2003-03-11 Lenghways Technology Co Ltd Integrated multi-channel communication passive device manufactured by using micro-electromechanical technique
JP2004534375A (ja) * 2000-12-21 2004-11-11 シェルケース リミティド パケージ集積回路およびその製造方法
CN1383197A (zh) * 2001-04-25 2002-12-04 松下电器产业株式会社 半导体装置的制造方法及半导体装置
US6809848B2 (en) * 2001-06-01 2004-10-26 Agere Systems Inc. MEMS device
KR100385673B1 (ko) * 2001-08-17 2003-06-02 신의승 회전추를 이용한 휴대가 간편한 원판 운동기구
US7038142B2 (en) * 2002-01-24 2006-05-02 Fujitsu Limited Circuit board and method for fabricating the same, and electronic device
US6908784B1 (en) 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US6599768B1 (en) * 2002-08-20 2003-07-29 United Epitaxy Co., Ltd. Surface mounting method for high power light emitting diode
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
TWI227050B (en) * 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
US7033664B2 (en) 2002-10-22 2006-04-25 Tessera Technologies Hungary Kft Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US6972480B2 (en) * 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
CN100587962C (zh) * 2003-07-03 2010-02-03 泰塞拉技术匈牙利公司 用于封装集成电路器件的方法和设备
WO2005031862A1 (en) * 2003-09-26 2005-04-07 Tessera, Inc. Structure and method of making sealed capped chips
US20050116344A1 (en) * 2003-10-29 2005-06-02 Tessera, Inc. Microelectronic element having trace formed after bond layer
DE102005006280B4 (de) * 2005-02-10 2006-11-16 Infineon Technologies Ag Halbleiterbauteil mit einem Durchkontakt durch eine Gehäusemasse und Verfahren zur Herstellung desselben
US20060183270A1 (en) * 2005-02-14 2006-08-17 Tessera, Inc. Tools and methods for forming conductive bumps on microelectronic elements
US8143095B2 (en) 2005-03-22 2012-03-27 Tessera, Inc. Sequential fabrication of vertical conductive interconnects in capped chips
US7566853B2 (en) * 2005-08-12 2009-07-28 Tessera, Inc. Image sensor employing a plurality of photodetector arrays and/or rear-illuminated architecture
US20070138644A1 (en) * 2005-12-15 2007-06-21 Tessera, Inc. Structure and method of making capped chip having discrete article assembled into vertical interconnect
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US8604605B2 (en) 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
CN103094219B (zh) * 2012-11-28 2015-01-28 贵州振华风光半导体有限公司 三维集成高密度厚膜多芯片组件的集成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3560257A (en) * 1967-01-03 1971-02-02 Kollmorgen Photocircuits Metallization of insulating substrates
US4499655A (en) * 1981-03-18 1985-02-19 General Electric Company Method for making alignment-enhancing feed-through conductors for stackable silicon-on-sapphire
JPS6068687A (ja) * 1983-09-26 1985-04-19 Toshiba Corp 半導体レ−ザ用パツケ−ジの製造方法
US4733291A (en) * 1985-11-15 1988-03-22 American Telephone And Telegraph Company, At&T Bell Laboratories Contact vias in semiconductor devices
JPS63107154A (ja) * 1986-10-24 1988-05-12 Hitachi Ltd 樹脂封止型半導体装置
US4991090A (en) * 1987-05-18 1991-02-05 International Business Machines Corporation Posting out-of-sequence fetches
CA2002213C (en) * 1988-11-10 1999-03-30 Iwona Turlik High performance integrated circuit chip package and method of making same
US5065228A (en) * 1989-04-04 1991-11-12 Olin Corporation G-TAB having particular through hole
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
US5198695A (en) * 1990-12-10 1993-03-30 Westinghouse Electric Corp. Semiconductor wafer with circuits bonded to a substrate
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
EP0575813B1 (en) * 1992-06-08 1996-12-27 NEC Corporation Multilayer glass ceramic substrate and process for producing the same
US5404044A (en) * 1992-09-29 1995-04-04 International Business Machines Corporation Parallel process interposer (PPI)
US5406125A (en) * 1993-04-15 1995-04-11 Martin Marietta Corp. Semiconductor device having a metalized via hole
US5386142A (en) * 1993-05-07 1995-01-31 Kulite Semiconductor Products, Inc. Semiconductor structures having environmentally isolated elements and method for making the same
JPH07122589A (ja) * 1993-10-22 1995-05-12 Sharp Corp 半導体装置及びその製造方法
US5530288A (en) * 1994-10-12 1996-06-25 International Business Machines Corporation Passive interposer including at least one passive electronic component
US5552633A (en) * 1995-06-06 1996-09-03 Martin Marietta Corporation Three-dimensional multimodule HDI arrays with heat spreading
JP2905736B2 (ja) * 1995-12-18 1999-06-14 株式会社エイ・ティ・アール光電波通信研究所 半導体装置
US6063646A (en) * 1998-10-06 2000-05-16 Japan Rec Co., Ltd. Method for production of semiconductor package

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370116B1 (ko) * 2001-01-15 2003-01-30 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
JP2004088082A (ja) * 2002-06-24 2004-03-18 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP2008294113A (ja) * 2007-05-23 2008-12-04 Denso Corp 複合ｉｃパッケージ及びその製造方法
US7777345B2 (en) 2007-07-02 2010-08-17 Samsung Electronics Co., Ltd. Semiconductor device having through electrode and method of fabricating the same
KR100881400B1 (ko) 2007-09-10 2009-02-02 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US7786590B2 (en) 2007-09-10 2010-08-31 Hynix Semiconductor Inc. Semiconductor package with improved size, reliability, warpage prevention, and heat dissipation and method for manufacturing the same
TWI381509B (zh) * 2007-09-10 2013-01-01 Hynix Semiconductor Inc 半導體封裝及其製造方法

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