JP2000113673A - 半導体記憶装置とそのデータ転送方法 - Google Patents
半導体記憶装置とそのデータ転送方法Info
- Publication number
- JP2000113673A JP2000113673A JP10279638A JP27963898A JP2000113673A JP 2000113673 A JP2000113673 A JP 2000113673A JP 10279638 A JP10279638 A JP 10279638A JP 27963898 A JP27963898 A JP 27963898A JP 2000113673 A JP2000113673 A JP 2000113673A
- Authority
- JP
- Japan
- Prior art keywords
- data
- data transfer
- sram
- dram
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 行単位の多くのデータを高速に転送可能にし
た半導体記憶装置を提供する。 【解決手段】 主メモリのＤＲＡＭと副メモリとなるＳ
ＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの
転送を可能にした半導体記憶装置において、ＤＲＡＭメ
モリセル１１１−１〜１１１−ｎとこのＤＲＡＭメモリ
セルのデータを読み出し且つデータを書込むためのセン
スアンプ１１２−１〜１１２−ｎとからなる一対のＤＲ
ＡＭメモリアレイ部を複数設けると共に、ＳＲＡＭメモ
リアレイ部１２０を少なくとも１組設け、前記複数のＤ
ＲＡＭメモリアレイ部とＳＲＡＭメモリアレイ部とをデ
ータ転送用のバスＴＢＬ−Ｎ１、Ｔ１〜ＴＢＬ−Ｎｍ、
Ｔｍを介して接続したことを特徴とする。
た半導体記憶装置を提供する。 【解決手段】 主メモリのＤＲＡＭと副メモリとなるＳ
ＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間でデータの
転送を可能にした半導体記憶装置において、ＤＲＡＭメ
モリセル１１１−１〜１１１−ｎとこのＤＲＡＭメモリ
セルのデータを読み出し且つデータを書込むためのセン
スアンプ１１２−１〜１１２−ｎとからなる一対のＤＲ
ＡＭメモリアレイ部を複数設けると共に、ＳＲＡＭメモ
リアレイ部１２０を少なくとも１組設け、前記複数のＤ
ＲＡＭメモリアレイ部とＳＲＡＭメモリアレイ部とをデ
ータ転送用のバスＴＢＬ−Ｎ１、Ｔ１〜ＴＢＬ−Ｎｍ、
Ｔｍを介して接続したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置と
そのデータ転送方法に係わり、特に、行単位のデータ又
は（１／ｎ）行単位の多くのデータを高速に転送可能に
した半導体記憶装置とそのデータ転送方法に関する。
そのデータ転送方法に係わり、特に、行単位のデータ又
は（１／ｎ）行単位の多くのデータを高速に転送可能に
した半導体記憶装置とそのデータ転送方法に関する。
【０００２】
【従来の技術】大容量メインメモリに対する高速化、高
周波数対応化への要求は年々増すばかりであるが、従来
のメインメモリであるＤＲＡＭをその要求通りに性能向
上させることは困難である。そこでメインメモリ内部に
高速メモリを搭載することが考えられる。このように構
成することで外部とのデータ授受は高速メモリ部で対応
し、メモリ容量についてはＤＲＡＭ部で対応すること
で、即ち、メインメモリ内部の多層化により高速化と大
容量化の両方を達成することができる。
周波数対応化への要求は年々増すばかりであるが、従来
のメインメモリであるＤＲＡＭをその要求通りに性能向
上させることは困難である。そこでメインメモリ内部に
高速メモリを搭載することが考えられる。このように構
成することで外部とのデータ授受は高速メモリ部で対応
し、メモリ容量についてはＤＲＡＭ部で対応すること
で、即ち、メインメモリ内部の多層化により高速化と大
容量化の両方を達成することができる。
【０００３】しかし、高速メモリ部の動作サイクルに対
し、ＤＲＡＭ部の動作サイクルは遅い。従って高速メモ
リ部とＤＲＡＭ部間のデータ転送ビット数を増すことで
一度に多くのデータを高速メモリ部とＤＲＡＭ部間でや
りとりできるようにし、その動作速度のギャップを無く
す必要がある。また、高速メモリ部の容量はＤＲＡＭ部
の容量よりもきわめて小容量しか搭載できないので、そ
の高速メモリを有効に使用するには、ＤＲＡＭ部のデー
タと高速メモリ部間でいづれのデータもデータ転送が行
える様にすることが必要である。
し、ＤＲＡＭ部の動作サイクルは遅い。従って高速メモ
リ部とＤＲＡＭ部間のデータ転送ビット数を増すことで
一度に多くのデータを高速メモリ部とＤＲＡＭ部間でや
りとりできるようにし、その動作速度のギャップを無く
す必要がある。また、高速メモリ部の容量はＤＲＡＭ部
の容量よりもきわめて小容量しか搭載できないので、そ
の高速メモリを有効に使用するには、ＤＲＡＭ部のデー
タと高速メモリ部間でいづれのデータもデータ転送が行
える様にすることが必要である。
【０００４】これらの要求を達成するためには、ＤＲＡ
Ｍ部の多数のセンスアンプと多数の高速メモリセルとを
接続する必要があり、従ってその接続線は長大となり配
線の持つ容量が大きくなる。高速メモリ部からＤＲＡＭ
部のビット線を介してＤＲＡＭセルまでデータ転送を行
おうとすると、高速メモリ部での駆動能力を大きくする
必要があり、又、非常に長い転送時間を要するようにな
る。
Ｍ部の多数のセンスアンプと多数の高速メモリセルとを
接続する必要があり、従ってその接続線は長大となり配
線の持つ容量が大きくなる。高速メモリ部からＤＲＡＭ
部のビット線を介してＤＲＡＭセルまでデータ転送を行
おうとすると、高速メモリ部での駆動能力を大きくする
必要があり、又、非常に長い転送時間を要するようにな
る。
【０００５】そこで、高速メモリ部から転送されてくる
データを微少振幅としＤＲＡＭ部センスアンプで増幅さ
せてＤＲＡＭセルに書き込む方式とすることでデータ転
送を行うことになる。そのためには被転送されるＤＲＡ
Ｍ部のビット線を転送前にバランス／プリチャージさせ
るか、または被転送ビット線のセンスアンプによる増幅
をあらかじめ行わないようにしておくというような制御
が必要となる。
データを微少振幅としＤＲＡＭ部センスアンプで増幅さ
せてＤＲＡＭセルに書き込む方式とすることでデータ転
送を行うことになる。そのためには被転送されるＤＲＡ
Ｍ部のビット線を転送前にバランス／プリチャージさせ
るか、または被転送ビット線のセンスアンプによる増幅
をあらかじめ行わないようにしておくというような制御
が必要となる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、行単位の多くのデ
ータを高速に転送可能にした新規な半導体記憶装置とそ
のデータ転送方法を提供するものである。本発明の他の
目的は、一つの転送用のバスに複数のＤＲＡＭと少なく
とも１つのＳＲＡＭを接続することで、前記転送用のバ
スの配線容量を大きくし、この容量に電荷を充電するこ
とで、データを転送するようにした新規な半導体記憶装
置とそのデータ転送方法を提供するものである。
した従来技術の欠点を改良し、特に、行単位の多くのデ
ータを高速に転送可能にした新規な半導体記憶装置とそ
のデータ転送方法を提供するものである。本発明の他の
目的は、一つの転送用のバスに複数のＤＲＡＭと少なく
とも１つのＳＲＡＭを接続することで、前記転送用のバ
スの配線容量を大きくし、この容量に電荷を充電するこ
とで、データを転送するようにした新規な半導体記憶装
置とそのデータ転送方法を提供するものである。
【０００７】本発明の他の目的は、データを読み出しな
がら、同時に転送を可能にした新規な半導体記憶装置と
そのデータ転送方法を提供するものである。更に、本発
明の他の目的は、転送スピードを向上すると共に、転送
タイミングの自由度を高め、使い勝手を向上した新規な
半導体記憶装置とそのデータ転送方法を提供するもので
ある。
がら、同時に転送を可能にした新規な半導体記憶装置と
そのデータ転送方法を提供するものである。更に、本発
明の他の目的は、転送スピードを向上すると共に、転送
タイミングの自由度を高め、使い勝手を向上した新規な
半導体記憶装置とそのデータ転送方法を提供するもので
ある。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の第１態様は、ＤＲＡＭとＳＲＡＭとを備
え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能に
した半導体記憶装置において、ＤＲＡＭメモリセルとこ
のＤＲＡＭメモリセルのデータを読出し且つデータを書
込むためのセンスアンプとからなる一対のＤＲＡＭメモ
リアレイ部を複数設けると共に、ＳＲＡＭメモリアレイ
部を少なくとも１組設け、前記複数のＤＲＡＭメモリア
レイ部とＳＲＡＭメモリアレイ部とをデータ転送用のバ
スを介して接続したことを特徴とするものであり、又、
第２態様は、前記のＤＲＡＭメモリアレイ部とデータ転
送用のバスとの接続を選択するための転送選択回路を、
前記のＤＲＡＭメモリアレイ部とデータ転送用のバスと
の間に設けたことを特徴とするものであり、又、第３態
様は、前記ＳＲＡＭメモリセルには、少なくとも前記Ｓ
ＲＡＭメモリセル内のデータを読み出すためのビット線
と、前記ＳＲＡＭメモリセル内のデータを読出し前記Ｄ
ＲＡＭへ転送するためのデータ転送線とが接続され、こ
のデータ転送線は前記データ転送用のバスに接続するこ
とを特徴とするものであり、又、第４態様は、前記ビッ
ト線とデータ転送線とは、選択的に前記ＳＲＡＭメモリ
セルに接続するように構成したことを特徴とするもので
ある。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体記憶装置の第１態様は、ＤＲＡＭとＳＲＡＭとを備
え、前記ＤＲＡＭとＳＲＡＭ間でデータの転送を可能に
した半導体記憶装置において、ＤＲＡＭメモリセルとこ
のＤＲＡＭメモリセルのデータを読出し且つデータを書
込むためのセンスアンプとからなる一対のＤＲＡＭメモ
リアレイ部を複数設けると共に、ＳＲＡＭメモリアレイ
部を少なくとも１組設け、前記複数のＤＲＡＭメモリア
レイ部とＳＲＡＭメモリアレイ部とをデータ転送用のバ
スを介して接続したことを特徴とするものであり、又、
第２態様は、前記のＤＲＡＭメモリアレイ部とデータ転
送用のバスとの接続を選択するための転送選択回路を、
前記のＤＲＡＭメモリアレイ部とデータ転送用のバスと
の間に設けたことを特徴とするものであり、又、第３態
様は、前記ＳＲＡＭメモリセルには、少なくとも前記Ｓ
ＲＡＭメモリセル内のデータを読み出すためのビット線
と、前記ＳＲＡＭメモリセル内のデータを読出し前記Ｄ
ＲＡＭへ転送するためのデータ転送線とが接続され、こ
のデータ転送線は前記データ転送用のバスに接続するこ
とを特徴とするものであり、又、第４態様は、前記ビッ
ト線とデータ転送線とは、選択的に前記ＳＲＡＭメモリ
セルに接続するように構成したことを特徴とするもので
ある。
【０００９】又、本発明に係わる半導体記憶装置のデー
タ転送方法の第１態様は、ＤＲＡＭとＳＲＡＭとを備
え、前記ＤＲＡＭとＳＲＡＭとをデータ転送用のバスで
接続し、データの転送を可能にした半導体記憶装置のデ
ータ転送方法において、前記転送元のＲＡＭから転送先
のＲＡＭへデータ転送を行う際、前記転送元のＲＡＭ内
の電荷を前記データ転送用のバスに転送し、その後、デ
ータ転送用のバスに充電された電荷を前記転送先のＲＡ
Ｍのビット線に転送することでデータを転送することを
特徴とするものであり、又、第２態様は、前記ＳＲＡＭ
のメモリセルには、少なくとも前記メモリセル内のデー
タを読み出すためのビット線と、前記メモリセル内のデ
ータを読出し且つ前記ＤＲＡＭへ転送するためのデータ
転送線とが接続され、このデータ転送線を前記データ転
送用のバスに接続することでデータの転送を行い、同時
に、前記ビット線を介してメモリセル内のデータを外部
回路に読み出すことを特徴とするものであり、又、第３
態様は、前記転送元のＲＡＭ内の電荷を前記データ転送
用のバスに転送した後、前記転送元のＲＡＭとデータ転
送用のバスとの接続を解除することを特徴とするもので
あり、又、第４態様は、前記データ転送用のバスに充電
された電荷を前記転送先のＲＡＭのビット線に転送した
後、前記データ転送用のバスと前記転送先のＲＡＭとの
接続を解除することを特徴とするものであり、又、第５
態様は、前記転送元のＲＡＭはＳＲＡＭであることを特
徴とするものである。
タ転送方法の第１態様は、ＤＲＡＭとＳＲＡＭとを備
え、前記ＤＲＡＭとＳＲＡＭとをデータ転送用のバスで
接続し、データの転送を可能にした半導体記憶装置のデ
ータ転送方法において、前記転送元のＲＡＭから転送先
のＲＡＭへデータ転送を行う際、前記転送元のＲＡＭ内
の電荷を前記データ転送用のバスに転送し、その後、デ
ータ転送用のバスに充電された電荷を前記転送先のＲＡ
Ｍのビット線に転送することでデータを転送することを
特徴とするものであり、又、第２態様は、前記ＳＲＡＭ
のメモリセルには、少なくとも前記メモリセル内のデー
タを読み出すためのビット線と、前記メモリセル内のデ
ータを読出し且つ前記ＤＲＡＭへ転送するためのデータ
転送線とが接続され、このデータ転送線を前記データ転
送用のバスに接続することでデータの転送を行い、同時
に、前記ビット線を介してメモリセル内のデータを外部
回路に読み出すことを特徴とするものであり、又、第３
態様は、前記転送元のＲＡＭ内の電荷を前記データ転送
用のバスに転送した後、前記転送元のＲＡＭとデータ転
送用のバスとの接続を解除することを特徴とするもので
あり、又、第４態様は、前記データ転送用のバスに充電
された電荷を前記転送先のＲＡＭのビット線に転送した
後、前記データ転送用のバスと前記転送先のＲＡＭとの
接続を解除することを特徴とするものであり、又、第５
態様は、前記転送元のＲＡＭはＳＲＡＭであることを特
徴とするものである。
【００１０】
【発明の実施の形態】本発明に係わる半導体記憶装置
は、ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲ
ＡＭ間でデータの転送を可能にした半導体記憶装置にお
いて、ＤＲＡＭメモリセルとこのＤＲＡＭメモリセルの
データを読出し且つデータを書込むためのセンスアンプ
とからなる一対のＤＲＡＭメモリアレイ部を複数設ける
と共に、ＳＲＡＭメモリアレイ部を少なくとも１組設
け、前記複数のＤＲＡＭメモリアレイ部とＳＲＡＭメモ
リアレイ部とをデータ転送用のバスを介して接続したこ
とを特徴とするものである。
は、ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲ
ＡＭ間でデータの転送を可能にした半導体記憶装置にお
いて、ＤＲＡＭメモリセルとこのＤＲＡＭメモリセルの
データを読出し且つデータを書込むためのセンスアンプ
とからなる一対のＤＲＡＭメモリアレイ部を複数設ける
と共に、ＳＲＡＭメモリアレイ部を少なくとも１組設
け、前記複数のＤＲＡＭメモリアレイ部とＳＲＡＭメモ
リアレイ部とをデータ転送用のバスを介して接続したこ
とを特徴とするものである。
【００１１】そして、前記転送元のＲＡＭから転送先の
ＲＡＭへデータ転送を行う際、前記転送元のＲＡＭ内の
電荷を前記データ転送用のバスに転送し、その後、デー
タ転送用のバスに充電された電荷を前記転送先のＲＡＭ
のビット線に転送することでデータを転送するものであ
るから、行単位の多くのデータを高速に転送可能にし
た。
ＲＡＭへデータ転送を行う際、前記転送元のＲＡＭ内の
電荷を前記データ転送用のバスに転送し、その後、デー
タ転送用のバスに充電された電荷を前記転送先のＲＡＭ
のビット線に転送することでデータを転送するものであ
るから、行単位の多くのデータを高速に転送可能にし
た。
【００１２】
【実施例】以下に、本発明に係わる半導体記憶装置とそ
のデータ転送方法の具体例を図面を参照しながら詳細に
説明する。図１〜３は、本発明に係わる半導体記憶装置
の具体例の構造を示す図であって、これらの図には、Ｄ
ＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間
でデータの転送を可能にした半導体記憶装置において、
ＤＲＡＭメモリセル１１１−１〜１１１−ｎとこのＤＲ
ＡＭメモリセルのデータを読出し且つデータを書込むた
めのセンスアンプ１１２−１〜１１２−ｎとからなる一
対のＤＲＡＭメモリアレイ部を複数設けると共に、ＳＲ
ＡＭメモリアレイ部１２０を少なくとも１組設け、前記
複数のＤＲＡＭメモリアレイ部とＳＲＡＭメモリアレイ
部とをデータ転送用のバスＴＢＬ−Ｎ１，Ｔ１〜ＴＢＬ
−Ｎｍ，Ｔｍを介して接続した半導体記憶装置が示され
ている。
のデータ転送方法の具体例を図面を参照しながら詳細に
説明する。図１〜３は、本発明に係わる半導体記憶装置
の具体例の構造を示す図であって、これらの図には、Ｄ
ＲＡＭとＳＲＡＭとを備え、前記ＤＲＡＭとＳＲＡＭ間
でデータの転送を可能にした半導体記憶装置において、
ＤＲＡＭメモリセル１１１−１〜１１１−ｎとこのＤＲ
ＡＭメモリセルのデータを読出し且つデータを書込むた
めのセンスアンプ１１２−１〜１１２−ｎとからなる一
対のＤＲＡＭメモリアレイ部を複数設けると共に、ＳＲ
ＡＭメモリアレイ部１２０を少なくとも１組設け、前記
複数のＤＲＡＭメモリアレイ部とＳＲＡＭメモリアレイ
部とをデータ転送用のバスＴＢＬ−Ｎ１，Ｔ１〜ＴＢＬ
−Ｎｍ，Ｔｍを介して接続した半導体記憶装置が示され
ている。
【００１３】以下に、本発明を更に詳細に説明する。図
１は本発明の一具体例による半導体記憶装置の全体の構
成を概略的に示すブロック図である。図１において、半
導体記憶装置１００は、主メモリとしてＤＲＡＭ部１０
１、副メモリとしてＳＲＡＭ部１０２、ＤＲＡＭ部１０
１とＳＲＡＭ部１０２との間でデータ転送を行うための
双方向データ転送回路１０３を有している。
１は本発明の一具体例による半導体記憶装置の全体の構
成を概略的に示すブロック図である。図１において、半
導体記憶装置１００は、主メモリとしてＤＲＡＭ部１０
１、副メモリとしてＳＲＡＭ部１０２、ＤＲＡＭ部１０
１とＳＲＡＭ部１０２との間でデータ転送を行うための
双方向データ転送回路１０３を有している。
【００１４】ＤＲＡＭ部１０１は、行及び列からなるマ
トリックス状に配列された複数のダイナミック型メモリ
セルを備えるＤＲＡＭアレイ１１０と、内部アドレス信
号ｉＡ０〜ｉＡ１３からＤＲＡＭ行選択信号とバンク選
択信号を出力するＤＲＡＭ行制御回路１１５と、ＤＲＡ
Ｍ行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信
号ｉＡＤ１３を受けてＤＲＡＭアレイ１１０の対応行を
選択するＤＲＡＭ行デコーダ１１３と、内部アドレス信
号ｉＡ５とｉＡ６からＤＲＡＭ列選択信号を出力するＤ
ＲＡＭ列制御回路１１６と、ＤＲＡＭ列制御回路１１６
の出力であるＤＲＡＭ列選択信号ｉＡＤＣ５とｉＡＤＣ
６を受けて対応列を選択するＤＲＡＭ列デコーダ１１４
を有する。さらにＤＲＡＭアレイ１１０は、メモリセル
部１１１と、選択されたＤＲＡＭセルに保持されたデー
タを検知し増幅するセンスアンプ１１２を備える。また
ＤＲＡＭアレイ１１０はバンクと呼ばれる複数のブロッ
クに分割されており、本具体例では２つのバンクＡ，バ
ンクＢに分割され、バンク選択信号ｉＡＤ１３によりバ
ンクが選択される。
トリックス状に配列された複数のダイナミック型メモリ
セルを備えるＤＲＡＭアレイ１１０と、内部アドレス信
号ｉＡ０〜ｉＡ１３からＤＲＡＭ行選択信号とバンク選
択信号を出力するＤＲＡＭ行制御回路１１５と、ＤＲＡ
Ｍ行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信
号ｉＡＤ１３を受けてＤＲＡＭアレイ１１０の対応行を
選択するＤＲＡＭ行デコーダ１１３と、内部アドレス信
号ｉＡ５とｉＡ６からＤＲＡＭ列選択信号を出力するＤ
ＲＡＭ列制御回路１１６と、ＤＲＡＭ列制御回路１１６
の出力であるＤＲＡＭ列選択信号ｉＡＤＣ５とｉＡＤＣ
６を受けて対応列を選択するＤＲＡＭ列デコーダ１１４
を有する。さらにＤＲＡＭアレイ１１０は、メモリセル
部１１１と、選択されたＤＲＡＭセルに保持されたデー
タを検知し増幅するセンスアンプ１１２を備える。また
ＤＲＡＭアレイ１１０はバンクと呼ばれる複数のブロッ
クに分割されており、本具体例では２つのバンクＡ，バ
ンクＢに分割され、バンク選択信号ｉＡＤ１３によりバ
ンクが選択される。
【００１５】ＳＲＡＭ部１０２は、行及び列からなるマ
トリックス状に配列された複数のスタティック型メモリ
セルを備えるＳＲＡＭアレイ１２０と、内部アドレス信
号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号ｉＡＳＲ０〜
３を発生するＳＲＡＭ行制御回路１２４と、ＳＲＡＭ行
選択信号ｉＡＳＲ０〜ｉＡＳＲ３を受けて分割されたＳ
ＲＡＭセル群（本具体例では行毎に分割されたセル群）
の選択を行うＳＲＡＭ行デコーダ１２１と、内部アドレ
ス信号ｉＡ０〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡ
Ｍ列選択信号を発生するＳＲＡＭ列制御回路１２２と、
ＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列
選択を行うＳＲＡＭ列デコーダ１２３を有する。
トリックス状に配列された複数のスタティック型メモリ
セルを備えるＳＲＡＭアレイ１２０と、内部アドレス信
号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号ｉＡＳＲ０〜
３を発生するＳＲＡＭ行制御回路１２４と、ＳＲＡＭ行
選択信号ｉＡＳＲ０〜ｉＡＳＲ３を受けて分割されたＳ
ＲＡＭセル群（本具体例では行毎に分割されたセル群）
の選択を行うＳＲＡＭ行デコーダ１２１と、内部アドレ
ス信号ｉＡ０〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡ
Ｍ列選択信号を発生するＳＲＡＭ列制御回路１２２と、
ＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列
選択を行うＳＲＡＭ列デコーダ１２３を有する。
【００１６】更に、外部入力信号を受けて半導体記憶装
置内の動作を制御する動作制御回路１５０と外部とのデ
ータ入出力の制御をするデータ制御回路１６０を有す
る。この具体例では主記憶部にＤＲＡＭを用い副記憶部
にＳＲＡＭを用いているが、本発明はこれに制限される
ことはない。図２はこの発明の一例を示す半導体記憶装
置のアレイ配置を概略的に示すアレイレイアウト図であ
る。このアレイ配置の構成においては、ＤＲＡＭアレイ
全体をＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１
０−２に２分割し、この２つのＤＲＡＭアレイの間にＳ
ＲＡＭアレイ１２０とＳＲＡＭ列デコーダ１２３が設け
られる。これによりＤＲＡＭアレイ１１０−１と１１０
−２に隣接するＤＲＡＭ行デコーダ１１３で選択される
ＤＲＡＭのどの行上のセル群でも、ＳＲＡＭアレイ１２
０に隣接するＳＲＡＭ行デコーダ１２１で選択されるＳ
ＲＡＭの行上のセル群との間でデータの転送ができ、ダ
イレクトマッピング方式、セットアソシアティブ方式の
マッピング方式を可能としている。
置内の動作を制御する動作制御回路１５０と外部とのデ
ータ入出力の制御をするデータ制御回路１６０を有す
る。この具体例では主記憶部にＤＲＡＭを用い副記憶部
にＳＲＡＭを用いているが、本発明はこれに制限される
ことはない。図２はこの発明の一例を示す半導体記憶装
置のアレイ配置を概略的に示すアレイレイアウト図であ
る。このアレイ配置の構成においては、ＤＲＡＭアレイ
全体をＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１
０−２に２分割し、この２つのＤＲＡＭアレイの間にＳ
ＲＡＭアレイ１２０とＳＲＡＭ列デコーダ１２３が設け
られる。これによりＤＲＡＭアレイ１１０−１と１１０
−２に隣接するＤＲＡＭ行デコーダ１１３で選択される
ＤＲＡＭのどの行上のセル群でも、ＳＲＡＭアレイ１２
０に隣接するＳＲＡＭ行デコーダ１２１で選択されるＳ
ＲＡＭの行上のセル群との間でデータの転送ができ、ダ
イレクトマッピング方式、セットアソシアティブ方式の
マッピング方式を可能としている。
【００１７】データ転送を行うデータ転送バス線はＴＢ
Ｌ、ＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１０
−２とＳＲＡＭアレイ１２０とＳＲＡＭ用列デコーダ１
２３を横断するように配置される。本具体例ではＤＲＡ
Ｍアレイ１１０−１とＤＲＡＭアレイ１１０−２はそれ
ぞれバンクＡとバンクＢに対応する。このデータ転送バ
ス線ＴＢＬの配置を模式的に示したのが図３である。デ
ータ転送バス線ＴＢＬは、各列毎にＤＲＡＭアレイの複
数（ｎ行）のセンスアンプとＳＲＡＭアレイを接続する
ように複数（ｍ対）並列に配置される。
Ｌ、ＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１１０
−２とＳＲＡＭアレイ１２０とＳＲＡＭ用列デコーダ１
２３を横断するように配置される。本具体例ではＤＲＡ
Ｍアレイ１１０−１とＤＲＡＭアレイ１１０−２はそれ
ぞれバンクＡとバンクＢに対応する。このデータ転送バ
ス線ＴＢＬの配置を模式的に示したのが図３である。デ
ータ転送バス線ＴＢＬは、各列毎にＤＲＡＭアレイの複
数（ｎ行）のセンスアンプとＳＲＡＭアレイを接続する
ように複数（ｍ対）並列に配置される。
【００１８】図４には図２の構成に加えて、ＤＲＡＭア
レイ１１０−１、１１０−２とＳＲＡＭアレイ１２０の
間に転送選択回路１３１を設け、データ転送バス線ＴＢ
Ｌが選択的に接続されるように構成している。この構成
により、ＤＲＡＭアレイ１１０−１、１１０−２を選択
する信号を使用して動作しない側のＤＲＡＭアレイのデ
ータ転送バス線を切り離すことができ、データ転送時の
充放電電流の低減やデータ転送の高速化の効果が得られ
る。図２と同様に、図４の場合も、ＤＲＡＭアレイ１１
０−１とＤＲＡＭアレイ１１０−２はそれぞれバンクＡ
とバンクＢに対応する。
レイ１１０−１、１１０−２とＳＲＡＭアレイ１２０の
間に転送選択回路１３１を設け、データ転送バス線ＴＢ
Ｌが選択的に接続されるように構成している。この構成
により、ＤＲＡＭアレイ１１０−１、１１０−２を選択
する信号を使用して動作しない側のＤＲＡＭアレイのデ
ータ転送バス線を切り離すことができ、データ転送時の
充放電電流の低減やデータ転送の高速化の効果が得られ
る。図２と同様に、図４の場合も、ＤＲＡＭアレイ１１
０−１とＤＲＡＭアレイ１１０−２はそれぞれバンクＡ
とバンクＢに対応する。
【００１９】なお、ＤＲＡＭアレイをさらに分割して、
データ転送バス線に接続するための選択回路を更に設け
てもよい。また、ＳＲＡＭアレイをさらに分割して、デ
ータ転送バス線に接続するための選択回路を設けてもよ
い。図１に示したＤＲＡＭ部とデータ転送回路の具体的
な構成を図５に示す。図５において、ＤＲＡＭ部１０１
は行列状に配置された複数のダイナミック型メモリセル
ＤＭＣを持つ。メモリセルＤＭＣは１個のメモリトラン
ジスタＮ１と１個のメモリキャパシタＣ１を含む。メモ
リキャパシタＣ１の対極には、一定の電位Ｖｇｇ（１／
２Ｖｃｃ等）が与えられる。さらにＤＲＡＭ部１０１
は、行状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭワ
ード線ＤＷＬと、それぞれ列状にＤＲＡＭセルＤＭＣが
接続されるＤＲＡＭビット線ＤＢＬを持つ。ビット線は
それぞれ相補的な対で構成されている。ＤＲＡＭセルＤ
ＭＣはワード線ＤＷＬとビット線ＤＢＬの交点にそれぞ
れ設置される。またＤＲＡＭ部１０１は、ビット線ＤＢ
Ｌに対応したＤＲＡＭセンスアンプＤＳＡを持つ。
データ転送バス線に接続するための選択回路を更に設け
てもよい。また、ＳＲＡＭアレイをさらに分割して、デ
ータ転送バス線に接続するための選択回路を設けてもよ
い。図１に示したＤＲＡＭ部とデータ転送回路の具体的
な構成を図５に示す。図５において、ＤＲＡＭ部１０１
は行列状に配置された複数のダイナミック型メモリセル
ＤＭＣを持つ。メモリセルＤＭＣは１個のメモリトラン
ジスタＮ１と１個のメモリキャパシタＣ１を含む。メモ
リキャパシタＣ１の対極には、一定の電位Ｖｇｇ（１／
２Ｖｃｃ等）が与えられる。さらにＤＲＡＭ部１０１
は、行状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭワ
ード線ＤＷＬと、それぞれ列状にＤＲＡＭセルＤＭＣが
接続されるＤＲＡＭビット線ＤＢＬを持つ。ビット線は
それぞれ相補的な対で構成されている。ＤＲＡＭセルＤ
ＭＣはワード線ＤＷＬとビット線ＤＢＬの交点にそれぞ
れ設置される。またＤＲＡＭ部１０１は、ビット線ＤＢ
Ｌに対応したＤＲＡＭセンスアンプＤＳＡを持つ。
【００２０】センスアンプＤＳＡは、対になったビット
線間の電位差を検知し増幅する機能を持ち、センスアン
プ制御信号ＤＳＡＰ及びＤＳＡＮにより動作制御され
る。ここではＤＲＡＭアレイは×８ビットの２バンク構
成の６４Ｍビットであるため、ワード線はＤＷＬ１〜Ｄ
ＷＬ８１９２を持ち、ビット線はＤＢＬ１〜ＤＢＬ５１
２を持ち、センスアンプはＤＳＡ１〜ＤＳＡ５１２を持
つ。これは１バンクの×１ビット分の構成である。
線間の電位差を検知し増幅する機能を持ち、センスアン
プ制御信号ＤＳＡＰ及びＤＳＡＮにより動作制御され
る。ここではＤＲＡＭアレイは×８ビットの２バンク構
成の６４Ｍビットであるため、ワード線はＤＷＬ１〜Ｄ
ＷＬ８１９２を持ち、ビット線はＤＢＬ１〜ＤＢＬ５１
２を持ち、センスアンプはＤＳＡ１〜ＤＳＡ５１２を持
つ。これは１バンクの×１ビット分の構成である。
【００２１】ＤＲＡＭ部１０１はバンク選択信号ｉＡＤ
１３とＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤ
Ｒ１２に基づきワード線ＤＷＬ１〜ＤＷＬ８１９２の選
択を行うためＤＲＡＭ行デコーダ１１３と、内部アドレ
ス信号ｉＡ０〜ｉＡ１３に基づきＤＲＡＭ内部行アドレ
ス信号ｉＡＤＲ０〜ｉＡＤＲ１２及びバンク選択信号ｉ
ＡＤ１３を発生するＤＲＡＭ行制御回路１１５とを備え
ている。
１３とＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤ
Ｒ１２に基づきワード線ＤＷＬ１〜ＤＷＬ８１９２の選
択を行うためＤＲＡＭ行デコーダ１１３と、内部アドレ
ス信号ｉＡ０〜ｉＡ１３に基づきＤＲＡＭ内部行アドレ
ス信号ｉＡＤＲ０〜ｉＡＤＲ１２及びバンク選択信号ｉ
ＡＤ１３を発生するＤＲＡＭ行制御回路１１５とを備え
ている。
【００２２】また、ＤＲＡＭ部１０１はＤＲＡＭビット
線選択回路ＤＢＳＷを持ち、ＤＲＡＭ列デコーダ１１４
より発生するＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢ
Ｓ４により４対のビット線から１対のビット線を選択
し、データ転送回路１０３を介してデータ転送バス線Ｔ
ＢＬとの接続を行う。さらに、ＤＲＡＭ列デコーダ１１
４にて使用されるＤＲＡＭ列アドレス信号ｉＡＤＣ５と
ｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１６を備え
る。
線選択回路ＤＢＳＷを持ち、ＤＲＡＭ列デコーダ１１４
より発生するＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢ
Ｓ４により４対のビット線から１対のビット線を選択
し、データ転送回路１０３を介してデータ転送バス線Ｔ
ＢＬとの接続を行う。さらに、ＤＲＡＭ列デコーダ１１
４にて使用されるＤＲＡＭ列アドレス信号ｉＡＤＣ５と
ｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１６を備え
る。
【００２３】図６は図１に示すＳＲＡＭ部、データ転送
回路、データ入出力端子間の具体的構成の一例を示す図
であり、外部データ入出力端子ＤＱの１ビット分に対す
る構成を抽出して示している。なおこの例は、１６Ｋビ
ットのＳＲＡＭアレイを有した、×８ビット構成につい
ての例であるが、本発明はこれに制限されることはなく
主記憶部の構成との組み合わせを含めて、様々な構成に
おいても同様のことが実現できる。
回路、データ入出力端子間の具体的構成の一例を示す図
であり、外部データ入出力端子ＤＱの１ビット分に対す
る構成を抽出して示している。なおこの例は、１６Ｋビ
ットのＳＲＡＭアレイを有した、×８ビット構成につい
ての例であるが、本発明はこれに制限されることはなく
主記憶部の構成との組み合わせを含めて、様々な構成に
おいても同様のことが実現できる。
【００２４】ＳＲＡＭメモリセルＳＭＣは図７に一例を
示すように、フリップフロップ回路（本例ではフリップ
フロップ回路だがスタティックにデータを記憶する回路
であればこれに制限されるものではない）の両端にＤＲ
ＡＭ部からくるデータ転送バス線ＴＢＬと接続するため
の接続回路３１２と、ＳＲＡＭビット線ＳＢＬと接続す
るための接続回路３１３を有しており、ＤＲＡＭセルと
ＳＲＡＭセルとの間でデータ転送を行う際、前述したデ
ータ転送バス線との接続回路を活性化させるＳＲＡＭセ
ルデータ転送用行選択信号ＴＷＬ１〜ＴＷＬ１６と、Ｓ
ＲＡＭセルに対して読み出しまたは書き込みを行う際、
前述したＳＲＡＭビット線ＳＢＬとの接続回路を活性化
させるＳＲＡＭセル読み書き用行選択信号ＳＷＬ１〜Ｓ
ＷＬ１６を発生するＳＲＡＭ行デコーダ１２３と、その
ＳＲＡＭ行デコーダ１２３に入力されるＳＲＡＭ内部行
アドレス信号ｉＡＳＲ０〜ｉＡＳＲ３を、内部アドレス
信号ｉＡ０〜ｉＡ３とＳＲＡＭ部制御信号に基づき発生
させるＳＲＡＭ行制御回路１２４を有する。勿論、ＳＲ
ＡＭセルデータ転送用行選択信号ＴＷＬと、ＳＲＡＭセ
ル読み書き用行選択信号ＳＷＬは共通にすることも可能
である。また、ＳＲＡＭビット線ＳＢＬは、ビット線の
平衡化やプリチャージを行うＳＲＡＭビット線制御回路
３０３と、データ入力線ＳＩＯとＳＲＡＭビット線ＳＢ
Ｌを導通させるＳＲＡＭ列選択回路３０４を有してお
り、このＳＲＡＭ列選択回路３０４に入力する選択信号
ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デコーダ
１２１と、そのＳＲＡＭ列デコーダ１２１に入力するＳ
ＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ１０
を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡＭ部制
御信号により発生するＳＲＡＭ列制御回路１２２を有し
ている。ここでＳＲＡＭビット線制御回路３０３は、Ｓ
ＲＡＭビット線ＳＢＬのレベルを検知し増幅するセンス
アンプ回路を有してもよい。さらにデータ入出力線ＳＩ
Ｏは外部データ入出力端子ＤＱと、データ入出力回路３
０８及びリード／ライトアンプ３０７を介して接続され
ている。データ入出力線ＳＩＯについては、ライト用と
リード用に分離しても構わない。
示すように、フリップフロップ回路（本例ではフリップ
フロップ回路だがスタティックにデータを記憶する回路
であればこれに制限されるものではない）の両端にＤＲ
ＡＭ部からくるデータ転送バス線ＴＢＬと接続するため
の接続回路３１２と、ＳＲＡＭビット線ＳＢＬと接続す
るための接続回路３１３を有しており、ＤＲＡＭセルと
ＳＲＡＭセルとの間でデータ転送を行う際、前述したデ
ータ転送バス線との接続回路を活性化させるＳＲＡＭセ
ルデータ転送用行選択信号ＴＷＬ１〜ＴＷＬ１６と、Ｓ
ＲＡＭセルに対して読み出しまたは書き込みを行う際、
前述したＳＲＡＭビット線ＳＢＬとの接続回路を活性化
させるＳＲＡＭセル読み書き用行選択信号ＳＷＬ１〜Ｓ
ＷＬ１６を発生するＳＲＡＭ行デコーダ１２３と、その
ＳＲＡＭ行デコーダ１２３に入力されるＳＲＡＭ内部行
アドレス信号ｉＡＳＲ０〜ｉＡＳＲ３を、内部アドレス
信号ｉＡ０〜ｉＡ３とＳＲＡＭ部制御信号に基づき発生
させるＳＲＡＭ行制御回路１２４を有する。勿論、ＳＲ
ＡＭセルデータ転送用行選択信号ＴＷＬと、ＳＲＡＭセ
ル読み書き用行選択信号ＳＷＬは共通にすることも可能
である。また、ＳＲＡＭビット線ＳＢＬは、ビット線の
平衡化やプリチャージを行うＳＲＡＭビット線制御回路
３０３と、データ入力線ＳＩＯとＳＲＡＭビット線ＳＢ
Ｌを導通させるＳＲＡＭ列選択回路３０４を有してお
り、このＳＲＡＭ列選択回路３０４に入力する選択信号
ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デコーダ
１２１と、そのＳＲＡＭ列デコーダ１２１に入力するＳ
ＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ１０
を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡＭ部制
御信号により発生するＳＲＡＭ列制御回路１２２を有し
ている。ここでＳＲＡＭビット線制御回路３０３は、Ｓ
ＲＡＭビット線ＳＢＬのレベルを検知し増幅するセンス
アンプ回路を有してもよい。さらにデータ入出力線ＳＩ
Ｏは外部データ入出力端子ＤＱと、データ入出力回路３
０８及びリード／ライトアンプ３０７を介して接続され
ている。データ入出力線ＳＩＯについては、ライト用と
リード用に分離しても構わない。
【００２５】また、ＳＲＡＭセルに対する読み出し動作
もしくは書き込み動作は、データ転送を行う転送バス線
ＴＢＬと読み出しを行うＳＲＡＭビット線ＳＢＬをそれ
ぞれ備えているため、データ転送動作に関係なく外部回
路へ読み出しを行うことが可能である。ＳＲＡＭメモリ
セルＳＭＣの具体例を図８及び図９に示す。
もしくは書き込み動作は、データ転送を行う転送バス線
ＴＢＬと読み出しを行うＳＲＡＭビット線ＳＢＬをそれ
ぞれ備えているため、データ転送動作に関係なく外部回
路へ読み出しを行うことが可能である。ＳＲＡＭメモリ
セルＳＭＣの具体例を図８及び図９に示す。
【００２６】これらの構成において、ＳＲＡＭアレイか
らＤＲＡＭアレイにデータ転送（リストア転送という）
を行う際に、ＳＲＡＭセルの電荷をデータ転送バス線Ｔ
ＢＬに渡すことで、データをＳＲＡＭセルからデータ転
送バス線ＴＢＬへ転送する。又、データ転送バス線ＴＢ
ＬからＤＲＡＭ部への書き込みも、上記と同様な方法で
行う。このような転送方式を用いることで、データ転送
バス線を駆動するＳＲＡＭセルのトランジスタサイズを
小型化することができる。
らＤＲＡＭアレイにデータ転送（リストア転送という）
を行う際に、ＳＲＡＭセルの電荷をデータ転送バス線Ｔ
ＢＬに渡すことで、データをＳＲＡＭセルからデータ転
送バス線ＴＢＬへ転送する。又、データ転送バス線ＴＢ
ＬからＤＲＡＭ部への書き込みも、上記と同様な方法で
行う。このような転送方式を用いることで、データ転送
バス線を駆動するＳＲＡＭセルのトランジスタサイズを
小型化することができる。
【００２７】この方式では従来のようにセンスアンプに
よるデータ増幅後に転送を行う必要やビット線プリチャ
ージを行った後に転送を行う必要はなく、転送線への充
電やセンスアンプへの書き込みの転送タイミングに制限
を受けない。さらに、ＳＲＡＭセルはデータ転送バス線
ＴＢＬに差電位を付けた後にはリストア転送動作とは無
関係となり、従って、他の動作（外部からの読み出し／
書き込みなど）を行うことができるためアクセスの高速
化を図ることができる。
よるデータ増幅後に転送を行う必要やビット線プリチャ
ージを行った後に転送を行う必要はなく、転送線への充
電やセンスアンプへの書き込みの転送タイミングに制限
を受けない。さらに、ＳＲＡＭセルはデータ転送バス線
ＴＢＬに差電位を付けた後にはリストア転送動作とは無
関係となり、従って、他の動作（外部からの読み出し／
書き込みなど）を行うことができるためアクセスの高速
化を図ることができる。
【００２８】また、図４のように、転送選択回路１３１
を備えている場合には差電位を付けた後に選択回路１３
１を動作させることでリストア動作を行っている側のＤ
ＲＡＭアレイとＳＲＡＭアレイを切り離すことができ
る。このため、ＳＲＡＭアレイは先のデータ転送を行う
ＤＲＡＭアレイとは別に他のバンクのＤＲＡＭアレイに
対する転送動作を開始でき、別々のＤＲＡＭアレイへの
連続した転送が可能になり、転送速度を上げることがで
きるようになる。即ち、あるバンクとＳＲＡＭ部間の転
送の直後に他のバンクとＳＲＡＭ部間の転送を行う場合
（バンクピンポン動作）の動作速度を上げることができ
る。
を備えている場合には差電位を付けた後に選択回路１３
１を動作させることでリストア動作を行っている側のＤ
ＲＡＭアレイとＳＲＡＭアレイを切り離すことができ
る。このため、ＳＲＡＭアレイは先のデータ転送を行う
ＤＲＡＭアレイとは別に他のバンクのＤＲＡＭアレイに
対する転送動作を開始でき、別々のＤＲＡＭアレイへの
連続した転送が可能になり、転送速度を上げることがで
きるようになる。即ち、あるバンクとＳＲＡＭ部間の転
送の直後に他のバンクとＳＲＡＭ部間の転送を行う場合
（バンクピンポン動作）の動作速度を上げることができ
る。
【００２９】次に、本具体例のメモリ動作について、図
１０〜１２のタイミング図を用いて説明する。ＳＲＡＭ
部からＤＲＡＭ部へのデータ転送（リストア転送）のう
ち、まず図１０に示したＤＲＡＭ行選択前にデータ転送
バス線ＴＢＬを充電を行う方式について述べる。ワード
線選択ＤＷＬに先行してＳＲＡＭセル行選択がなされ、
データ転送バス線ＴＷＬへＳＲＡＭセルのデータを伝達
する。ある程度データ転送バス線ＴＷＬ間の差電位が付
いたならばＳＲＡＭセルとデータ転送バス線ＴＷＬ間の
接続を止め、その後データ転送回路ＴＳＷ、ＤＲＡＭビ
ット選択回路ＤＢＳＷを介してＤＲＡＭ部ビット線との
接続を行い、データ転送バス線ＴＢＬの容量とビット線
ＤＢＬの容量との容量結合により、データ転送バス線Ｔ
ＢＬに差電位の形で蓄えられた転送データをＤＲＡＭ部
ビット線ＤＢＬに書き込む。書き込み後にデータ転送バ
ス線との接続を閉じ、センスアンプによる転送データの
増幅が行われ、同時にセルへも書き込まれリストア転送
が終了する。ここでデータ転送バス線ＴＢＬとＤＲＡＭ
部ビット線ＤＢＬを接続するタイミング（データ転送活
性化信号ＴＥがＯＮするタイミング）は、図１０のセン
スアンプ活性化後でも、図１１のワード線選択後でも、
又、図１２のワード線選択前でも行うことができる。
１０〜１２のタイミング図を用いて説明する。ＳＲＡＭ
部からＤＲＡＭ部へのデータ転送（リストア転送）のう
ち、まず図１０に示したＤＲＡＭ行選択前にデータ転送
バス線ＴＢＬを充電を行う方式について述べる。ワード
線選択ＤＷＬに先行してＳＲＡＭセル行選択がなされ、
データ転送バス線ＴＷＬへＳＲＡＭセルのデータを伝達
する。ある程度データ転送バス線ＴＷＬ間の差電位が付
いたならばＳＲＡＭセルとデータ転送バス線ＴＷＬ間の
接続を止め、その後データ転送回路ＴＳＷ、ＤＲＡＭビ
ット選択回路ＤＢＳＷを介してＤＲＡＭ部ビット線との
接続を行い、データ転送バス線ＴＢＬの容量とビット線
ＤＢＬの容量との容量結合により、データ転送バス線Ｔ
ＢＬに差電位の形で蓄えられた転送データをＤＲＡＭ部
ビット線ＤＢＬに書き込む。書き込み後にデータ転送バ
ス線との接続を閉じ、センスアンプによる転送データの
増幅が行われ、同時にセルへも書き込まれリストア転送
が終了する。ここでデータ転送バス線ＴＢＬとＤＲＡＭ
部ビット線ＤＢＬを接続するタイミング（データ転送活
性化信号ＴＥがＯＮするタイミング）は、図１０のセン
スアンプ活性化後でも、図１１のワード線選択後でも、
又、図１２のワード線選択前でも行うことができる。
【００３０】次に、図１３に示したＤＲＡＭ行選択後に
データ転送バス線の充電を行う方式について述べる。ワ
ード線選択ＤＷＬ及びセンスアンプによるセルデータ増
幅ＤＳＥ選択後にＳＲＡＭセル行選択を行い、データ転
送バス線ＴＢＬへＳＲＡＭセルデータを伝達する。ある
程度データ転送バス線間の差電位が付いたならばＳＲＡ
Ｍセルとデータ転送バス線間の接続を止め、その後デー
タ転送回路ＴＳＷ、ＤＲＡＭビット選択回路ＤＢＳＷを
介してビット線ＤＢＬとの接続を行い、転送線差電位の
形で蓄えられた転送データをビット線ＤＢＬに書き込
む。書き込み後にデータ転送バス線との接続を閉じ、セ
ンスアンプによる転送データの増幅が行われ、同時にセ
ルへも書き込まれる。
データ転送バス線の充電を行う方式について述べる。ワ
ード線選択ＤＷＬ及びセンスアンプによるセルデータ増
幅ＤＳＥ選択後にＳＲＡＭセル行選択を行い、データ転
送バス線ＴＢＬへＳＲＡＭセルデータを伝達する。ある
程度データ転送バス線間の差電位が付いたならばＳＲＡ
Ｍセルとデータ転送バス線間の接続を止め、その後デー
タ転送回路ＴＳＷ、ＤＲＡＭビット選択回路ＤＢＳＷを
介してビット線ＤＢＬとの接続を行い、転送線差電位の
形で蓄えられた転送データをビット線ＤＢＬに書き込
む。書き込み後にデータ転送バス線との接続を閉じ、セ
ンスアンプによる転送データの増幅が行われ、同時にセ
ルへも書き込まれる。
【００３１】図１４に示したリストア転送動作時におい
て、図１２の転送動作のようにＤＲＡＭビット選択回路
ＤＢＳＷによるデータ転送バス線とビット線との接続を
行う前に、ビット線のバランスやプリチャージを行うな
らば、確実なデータ転送に必要なデータ転送バス線の差
電位を減らすことができ、ＳＲＡＭセルによるデータ転
送バス線の駆動時間を削減することができる。また同様
に従来の様に転送時にセンスアンプ電源／ＧＮＤの供給
を停止することでも、確実なデータ転送に必要なデータ
転送バス線の差電位を減らすことができ、ＳＲＡＭセル
によるデータ転送バス線充電時間を削減することができ
る。本発明ではこれらのビット線のバランス／プリチャ
ージやセンスアンプ電源／ＧＮＤの停止を行っても行わ
なくても、容量結合による転送データの書き込みが可能
であるため、転送に関する制御タイミングの自由度が高
くなっている。
て、図１２の転送動作のようにＤＲＡＭビット選択回路
ＤＢＳＷによるデータ転送バス線とビット線との接続を
行う前に、ビット線のバランスやプリチャージを行うな
らば、確実なデータ転送に必要なデータ転送バス線の差
電位を減らすことができ、ＳＲＡＭセルによるデータ転
送バス線の駆動時間を削減することができる。また同様
に従来の様に転送時にセンスアンプ電源／ＧＮＤの供給
を停止することでも、確実なデータ転送に必要なデータ
転送バス線の差電位を減らすことができ、ＳＲＡＭセル
によるデータ転送バス線充電時間を削減することができ
る。本発明ではこれらのビット線のバランス／プリチャ
ージやセンスアンプ電源／ＧＮＤの停止を行っても行わ
なくても、容量結合による転送データの書き込みが可能
であるため、転送に関する制御タイミングの自由度が高
くなっている。
【００３２】なお、図１５〜１７は従来のタイミングで
ある。
ある。
【００３３】
【発明の効果】本発明に係わる半導体記憶装置とそのデ
ータ転送方法は、上述のように構成したの、行単位の多
くのデータを高速に転送可能にした。
ータ転送方法は、上述のように構成したの、行単位の多
くのデータを高速に転送可能にした。
【図１】本発明に係わる半導体記憶装置のブロック図で
ある。
ある。
【図２】二つのＤＲＡＭアレイとＳＲＡＭセルとをデー
タ転送バスを介して接続した状態を示す図である。
タ転送バスを介して接続した状態を示す図である。
【図３】ｍ対のデータ転送バス線でＤＲＡＭとＳＲＡＭ
を接続した状態を示す図である。
を接続した状態を示す図である。
【図４】転送選択回路を設けた例を示す図である。
【図５】ＤＲＡＭ部を示すブロック図である。
【図６】ＳＲＡＭ部を示すブロック図である。
【図７】ＳＲＡＭ部を示すブロック図である。
【図８】ＳＲＡＭ部を示すブロック図である。
【図９】ＳＲＡＭ部を示すブロック図である。
【図１０】転送動作を示すタイミング図である。
【図１１】転送動作を示すタイミング図である。
【図１２】転送動作を示すタイミング図である。
【図１３】転送動作を示すタイミング図である。
【図１４】転送動作を示すタイミング図である。
【図１５】従来の転送動作を示すタイミング図である。
【図１６】従来の転送動作を示すタイミング図である。
【図１７】従来の転送動作を示すタイミング図である。
１０１ ＤＲＡＭ部 １０２ ＳＲＡＭ部 １０３ データ転送回路 １１０ ＤＲＡＭアレイ １１１ ＤＲＡＭメモリセル部 １１２ センスアンプ １２０ ＳＲＡＭアレイ １３１ 転送選択回路 ３０３ ＳＲＡＭの制御回路 ３０４ ＳＲＡＭの列選択回路 ＤＢＬ ＤＲＡＭのビット線 ＤＷＬ ＤＲＡＭのワード線 ＤＭＣ ＤＲＡＭのメモリセル ＤＳＡ ＤＲＡＭのセンスアンプ ＤＳＡＰ、ＤＳＡＮ ＤＲＡＭのセンスアンプの制御信
号 ＤＢＳＷ ＤＲＡＭビット線選択回路 ＳＭＣ ＳＲＡＭのメモリセル ＳＢＬ ＳＲＡＭのビット線 ＴＢＬ ＳＲＡＭのデータ転送バス線、データ転送バス
線 ＴＷＬ ＳＲＡＭのデータ転送用行選択信号 ＳＷＬ ＳＲＡＭの読み書き用信号
号 ＤＢＳＷ ＤＲＡＭビット線選択回路 ＳＭＣ ＳＲＡＭのメモリセル ＳＢＬ ＳＲＡＭのビット線 ＴＢＬ ＳＲＡＭのデータ転送バス線、データ転送バス
線 ＴＷＬ ＳＲＡＭのデータ転送用行選択信号 ＳＷＬ ＳＲＡＭの読み書き用信号
Claims (9)
- 【請求項１】 ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲ
ＡＭとＳＲＡＭ間でデータの転送を可能にした半導体記
憶装置において、 ＤＲＡＭメモリセルとこのＤＲＡＭ
メモリセルのデータを読出し且つデータを書込むための
センスアンプとからなる一対のＤＲＡＭメモリアレイ部
を複数設けると共に、ＳＲＡＭメモリアレイ部を少なく
とも１組設け、前記複数のＤＲＡＭメモリアレイ部とＳ
ＲＡＭメモリアレイ部とをデータ転送用のバスを介して
接続したことを特徴とする半導体記憶装置。 - 【請求項２】 前記のＤＲＡＭメモリアレイ部とデータ
転送用のバスとの接続を選択するための転送選択回路
を、前記のＤＲＡＭメモリアレイ部とデータ転送用のバ
スとの間に設けたことを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】 前記ＳＲＡＭメモリセルには、少なくと
も前記ＳＲＡＭメモリセル内のデータを読み出すための
ビット線と、前記ＳＲＡＭメモリセル内のデータを読出
し前記ＤＲＡＭへ転送するためのデータ転送線とが接続
され、このデータ転送線は前記データ転送用のバスに接
続することを特徴とする請求項１又は２記載の半導体記
憶装置。 - 【請求項４】 前記ビット線とデータ転送線とは、選択
的に前記ＳＲＡＭメモリセルに接続するように構成した
ことを特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 ＤＲＡＭとＳＲＡＭとを備え、前記ＤＲ
ＡＭとＳＲＡＭとをデータ転送用のバスで接続し、デー
タの転送を可能にした半導体記憶装置のデータ転送方法
において、 前記転送元のＲＡＭから転送先のＲＡＭへデータ転送を
行う際、前記転送元のＲＡＭ内の電荷を前記データ転送
用のバスに転送し、その後、データ転送用のバスに充電
された電荷を前記転送先のＲＡＭのビット線に転送する
ことでデータを転送することを特徴とする半導体記憶装
置のデータ転送方法。 - 【請求項６】 前記ＳＲＡＭのメモリセルには、少なく
とも前記メモリセル内のデータを読み出すためのビット
線と、前記メモリセル内のデータを読出し且つ前記ＤＲ
ＡＭへ転送するためのデータ転送線とが接続され、この
データ転送線を前記データ転送用のバスに接続すること
でデータの転送を行い、同時に、前記ビット線を介して
メモリセル内のデータを外部回路に読み出すことを特徴
とする請求項５記載の半導体記憶装置のデータ転送方
法。 - 【請求項７】 前記転送元のＲＡＭ内の電荷を前記デー
タ転送用のバスに転送した後、前記転送元のＲＡＭとデ
ータ転送用のバスとの接続を解除することを特徴とする
請求項５又は６記載の半導体記憶装置のデータ転送方
法。 - 【請求項８】 前記データ転送用のバスに充電された電
荷を前記転送先のＲＡＭのビット線に転送した後、前記
データ転送用のバスと前記転送先のＲＡＭとの接続を解
除することを特徴とする請求項７記載の半導体記憶装置
のデータ転送方法。 - 【請求項９】 前記転送元のＲＡＭはＳＲＡＭであるこ
とを特徴とする請求項５乃至８の何れかに記載の半導体
記憶装置のデータ転送方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10279638A JP2000113673A (ja) | 1998-10-01 | 1998-10-01 | 半導体記憶装置とそのデータ転送方法 |
| US09/409,911 US6191996B1 (en) | 1998-10-01 | 1999-10-01 | Semiconductor memory device and data transmission method |
| KR10-1999-0042269A KR100369877B1 (ko) | 1998-10-01 | 1999-10-01 | 반도체 기억장치와 그 데이터 전송방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10279638A JP2000113673A (ja) | 1998-10-01 | 1998-10-01 | 半導体記憶装置とそのデータ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000113673A true JP2000113673A (ja) | 2000-04-21 |
Family
ID=17613778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10279638A Pending JP2000113673A (ja) | 1998-10-01 | 1998-10-01 | 半導体記憶装置とそのデータ転送方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6191996B1 (ja) |
| JP (1) | JP2000113673A (ja) |
| KR (1) | KR100369877B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002074941A (ja) * | 2000-08-23 | 2002-03-15 | Nec Corp | 複数ラインバッファ型メモリｌｓｉ |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6173356B1 (en) * | 1998-02-20 | 2001-01-09 | Silicon Aquarius, Inc. | Multi-port DRAM with integrated SRAM and systems and methods using the same |
| US6838902B1 (en) * | 2003-05-28 | 2005-01-04 | Actel Corporation | Synchronous first-in/first-out block memory for a field programmable gate array |
| US6998800B2 (en) * | 2003-09-05 | 2006-02-14 | Kollmorgen Corporation | Current sensor for DC powered three phase motor control system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506814A (en) * | 1993-05-28 | 1996-04-09 | Micron Technology, Inc. | Video random access memory device and method implementing independent two WE nibble control |
| US5829027A (en) * | 1994-05-04 | 1998-10-27 | Compaq Computer Corporation | Removable processor board having first, second and third level cache system for use in a multiprocessor computer system |
| JP3780011B2 (ja) * | 1995-07-14 | 2006-05-31 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5844856A (en) * | 1996-06-19 | 1998-12-01 | Cirrus Logic, Inc. | Dual port memories and systems and methods using the same |
-
1998
- 1998-10-01 JP JP10279638A patent/JP2000113673A/ja active Pending
-
1999
- 1999-10-01 US US09/409,911 patent/US6191996B1/en not_active Expired - Lifetime
- 1999-10-01 KR KR10-1999-0042269A patent/KR100369877B1/ko active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002074941A (ja) * | 2000-08-23 | 2002-03-15 | Nec Corp | 複数ラインバッファ型メモリｌｓｉ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100369877B1 (ko) | 2003-01-29 |
| US6191996B1 (en) | 2001-02-20 |
| KR20000028778A (ko) | 2000-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5680363A (en) | Semiconductor memory capable of transferring data at a high speed between an SRAM and a DRAM array | |
| US6735135B2 (en) | Compact analog-multiplexed global sense amplifier for RAMs | |
| US7990798B2 (en) | Integrated circuit including a memory module having a plurality of memory banks | |
| JP3092558B2 (ja) | 半導体集積回路装置 | |
| EP0662663A2 (en) | Semiconductor memory with built-in cache | |
| JPH09190695A (ja) | マルチバンク構造を有する半導体メモリ装置 | |
| KR19980018353A (ko) | 반도체기억장치, 반도체장치, 데이타처리장치 및 컴퓨터시스템 | |
| JPH02289996A (ja) | 半導体メモリ装置 | |
| JPH1186534A (ja) | 半導体記憶装置 | |
| JP4413293B2 (ja) | リセット動作を高速化したメモリデバイス | |
| JP3161383B2 (ja) | 半導体記憶装置 | |
| JPH06131867A (ja) | 半導体装置 | |
| JPH1050076A (ja) | 連想メモリ | |
| JP2705590B2 (ja) | 半導体記憶装置 | |
| JP3161385B2 (ja) | 半導体記憶装置 | |
| KR0158112B1 (ko) | 다수개의 뱅크들을 가지는 반도체 메모리 장치 | |
| JP2000113673A (ja) | 半導体記憶装置とそのデータ転送方法 | |
| KR20010026067A (ko) | 고속 열 사이클이 가능한 메모리의 파이프라인 구조 | |
| JP2993671B2 (ja) | 半導体記憶装置 | |
| KR100442225B1 (ko) | 고속 판독이 가능한 반도체 기억 장치 | |
| US6137746A (en) | High performance random access memory with multiple local I/O lines | |
| JP3775929B2 (ja) | 半導体記憶装置とその制御方法 | |
| JP2951786B2 (ja) | 半導体記憶装置 | |
| JPH10228766A (ja) | マイクロコンピュータ | |
| JP2000132965A (ja) | 同期型半導体記憶装置 |