JPH10200068A

JPH10200068A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH10200068A
Application number: JP9000476A
Authority: JP
Inventors: Nobuyoshi Kobayashi; 伸好小林; Takuya Fukuda; 琢也福田; Yoshitaka Nakamura; 吉孝中村; Masayoshi Saito; 政良齊藤; Kenichi Takeda; 健一武田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-01-07
Filing date: 1997-01-07
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】高誘電体膜または強誘電体膜を用いた積層型キ
ャパシタおよび信頼性が高い低抵抗配線を有する半導体
記憶装置およびその製造方法を提供する。【解決手段】ワード線およびビット線より上、積層型キ
ャパシタより下に、耐熱性に優れる銅配線を形成し、キ
ャパシタを最上部に配置する。それにより、配線を形成
した後に４５０℃以上のアニールを行なうことができ、
キャパシタ絶縁膜の誘電率が増大されるとともに、段差
が発生せず、信頼性が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関し、詳しくは、高集積化に有利な積
層容量型の半導体記憶装置およびこのような半導体記憶
装置を容易かつ高い精度で形成することのできる半導体
記憶装置の製造方法に関する。

【０００２】

【従来の技術】近年、半導体記憶装置の高密度化を実現
するために、スイッチングトランジスタの上方に容量蓄
積部を形成してメモリセルの平面面積を縮小し、素子を
高密度化することが行われている。しかし、メモリセル
の面積が縮小されるにともなって、キャパシタの平面積
も著しく減少されるので、これらの立体化セルを使用し
ても、メモリ動作に必要な蓄積容量を確保するのが困難
になってきている。

【０００３】図６に、クラウン（王冠）型と呼ばれる従
来の積層容量型メモリセルの断面構造を示した。この構
造のメモリセルは、例えば特開昭６２−４８０６２およ
び特開昭６２−１２８１６８に記述されている。この構
造の特徴は、ワード線４とビット線９の上方に蓄積電極
１４を形成するとともに、この蓄積電極１４を筒状にし
て、その内壁のみでなく外壁も利用してキャパシタを形
成していることであり、それにより従来の構造のメモリ
セルよりキャパシタの面積は著しく増大されている。

【０００４】このような構造の積層型容量セルを用いる
ことによって蓄積容量は増大したが、その増大はなお不
十分であり、上記のように所要蓄積容量を確保すること
が困難になりつつある。しかも、図６に示したクラウン
型セルを形成するには、下記のように極めて煩雑な工程
が必要である。すなわち、ワード線４とビット線９が形
成されている基板表面上に厚い絶縁膜１８を形成し、こ
の厚い絶縁膜１８に孔を形成した後、蓄積電極１４をこ
の孔内に形成し、さらに上記絶縁膜１８を除去して蓄積
電極１８の内壁および外壁を露出させ、キャパシタ絶縁
膜１５およびプレート電極１６をそれらの上に形成しな
ければならない。なお、図６において符号２０はシリコ
ン基板、１はフイールド酸化膜、２はゲート酸化膜、３
は多結晶シリコン膜、４はタングステン膜、５は窒化シ
リコン膜、６はＢＰＳＧ膜、７はタングステンプラグ、
９はビット線、１０は窒化チタン膜、１１はＣｕ配線を
それぞれ表わす。なお図１〜図４および図６において、
図を簡潔にして理解を容易にするため、ＭＯＳトランジ
スタのソースおよびドレインなど、本発明に直接関係な
い部分は図示が省略されている。

【０００５】このような煩雑な工程を回避するため、電
極の形状をクラウン型から単純積層型へと変えてメモリ
セルの形状を簡易化し、Ｔａ₂Ｏ₅、ＢＳＴ、ＰＺＴ等の
高誘電率膜を用いて所要容量を確保することが、活発に
検討されている。

【０００６】

【発明が解決しようとする課題】しかし、上記高誘電率
膜を用いて、簡易化された積層型容量セルを形成する場
合は、セルを形成した後に行われる配線形成の工程や、
４００〜４５０℃程度の温度で行われるＨ₂雰囲気中で
のアニール工程によって、高誘電率膜のリーク電流特性
が劣化するといった問題が生ずる。この原因としては、
上記配線形成やＨ₂雰囲気中でのアニールの工程によっ
て、高誘電率膜中の酸素量や化学結合状態が変化するた
めであると考えられる。

【０００７】したがって、高誘電率膜をキャパシタ絶縁
膜として使用する場合は、配線工程やアニール工程等の
後に積層型容量セルを形成することが望ましい。しか
し、これらの高誘電率膜を用いた場合、誘電率を十分高
くするためには、酸化雰囲気中で４５０℃以上のアニー
ルを行うことが必要である。この場合、一般に用いられ
るＡｌ配線を配線として用いると、４５０℃以上のアニ
ールによってストレスマイグレーション等が生じて断線
するという不良が発生するので、Ａｌ配線を形成した後
に高誘電率膜を形成するのは好ましくない。

【０００８】このように、従来は高誘電率膜を用いた信
頼性の高い積層型容量セルを、Ａｌ配線を形成した後に
形成するのは極めて困難であった。

【０００９】また、従来の半導体記憶装置においては、
メモリセル領域と周辺回路領域の境界部に大きな段差が
生じ、そのため、メモリセル領域と周辺回路領域を互い
に接続するための配線が、この段差のために断線する恐
れがあり、高い信頼性が得られないという問題があっ
た。また、リソグラフイーの焦点深度が大きくなるた
め、十分な解像度が得られないという問題もあった。

【００１０】本発明の目的は、上記従来の問題を解決
し、高誘電体膜からなるキャパシタ絶縁膜を有し、容量
が十分大きく、かつ、配線の断線の恐れがなく信頼性が
高い半導体記憶装置およびその製造方法を提供すること
である。

【００１１】本発明の他の目的は、メモリセル領域と周
辺回路領域の境界部に大きな段差が存在せず、高い信頼
性を有する半導体記憶装置およびその製造方法を提供す
ることである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体記憶装置は、メモリセル領域と周辺回
路領域を有し、上記メモリセル領域に形成されたスイッ
チング用ＭＯＳトランジスタと、上記半導体基板の主表
面上に積層して形成された複数の絶縁膜を介して上記ス
イッチング用ＭＯＳトランジスタの上方に形成された情
報を記憶するためのキャパシタと、上記スイッチング用
ＭＯＳトランジスタを選択するためのワード線と、上記
キャパシタに電荷を供給するためのビット線と、上記キ
ャパシタの下方で上記ワード線およびビット線の上方に
形成された少なくとも一層の銅配線を具備することを特
徴とする。

【００１３】すなわち、本発明によれば、配線として銅
が用いられているので、ストレスマイグレーションに対
する信頼性が向上するとともに、低抵抗の配線が実現さ
れる。しかも、キャパシタを銅配線の上方に形成し、高
誘電率膜もしくは強誘電体膜からなるキャパシタ絶縁膜
を、十分高い温度で熱処理することができるため、容量
が十分大きい積層型容量セルが形成される。

【００１４】さらに、キャパシタが複数の配線層の上に
形成されているため、キャパシタに起因する段差が、メ
モリセル領域と周辺回路領域の境界部に生ずることはな
く、そのため、メモリセル領域と周辺回路領域を互いに
接続する配線が断線する恐れのない、高い信頼性を有す
る半導体記憶装置が得られる。

【００１５】上記銅配線の上面および下面には、それぞ
れ接着性向上膜が形成されているので、銅配線が剥離す
る恐れは著しく減少し、信頼性が向上した。上記接着性
向上膜としては、窒化チタン膜、チタン膜、チタンを含
む金属膜および遷移金属の窒化物膜なる群から選ばれた
膜を使用できる。

【００１６】上記キャパシタの下部電極は上記ＭＯＳト
ランジスタの高濃度不純物拡散領域と、上記銅配線およ
び上記絶縁膜を貫通して形成された導電性プラグを介し
て容易に電気的に接続することができる。

【００１７】上記キャパシタのキャパシタ絶縁膜として
は、誘電体膜若しくは強誘電体膜を使用することがで
き、上記高誘電率膜としてはＴａ₂Ｏ₅膜若しくはＢＳＴ
膜、上記強誘電体膜としてＰＺＴ膜を、それぞれ使用で
きる。

【００１８】上記キャパシタの下部電極および上部電極
としては、Ｐｔ膜、Ｒｕ膜若しくはＲｕＯ₂膜を使用す
ることができ、また、上記銅配線は、銅を主成分とし、
Ｔｉ、Ｎｉ、ＣｏおよびＡｌの少なくとも一種が添加さ
れている合金を使用することができる。

【００１９】上記キャパシタの下部電極とスイッチング
用ＭＯＳトランジスタの間には、複数層の配線を形成す
ることができ、上記複数層の配線のうち、少なくとも最
下層の配線をアルミニウム配線とし、上層の配線を銅配
線とすることができる。このようにすれば、アルミニウ
ムは銅よりも微細加工が容易であるから、線幅が極めて
小さいアルミニウム配線を、それよりも線幅がやや大き
い銅配線の下に形成できる。

【００２０】本発明では、キャパシタが上記複数の絶縁
膜上に形成されるため、キャパシタに起因する段差が生
ずることはなく、上記メモリセル領域から上記周辺回路
領域へ延在する上記複数の絶縁膜の上面は実質的に平坦
になり、その上に形成される配線が断線する恐れはほと
んどないので、信頼性が著しく向上した。

【００２１】本発明の半導体記憶装置は、半導体基板の
所定領域に複数のＭＯＳトランジスタを形成する工程
と、当該ＭＯＳトランジスタを少なくとも覆う第１の絶
縁膜を形成する工程と、当該第１の絶縁膜を貫通し上記
ＭＯＳトランジスタの高濃度不純物拡散領域に電気的に
接続された第１の導電性プラグを形成する工程と、当該
第１の導電性接続プラグの上端部に接する銅配線を形成
する工程と、第２の絶縁膜を上記第１の絶縁膜上に形成
して上記銅配線を覆う工程と、当該第２の絶縁膜を貫通
し上記銅配線の上面に接する第２の導電性プラグを形成
する工程と、当該第２の導電性プラグと電気的に接続さ
れたキャパシタの下部電極、強誘電体膜若しくは高誘電
体膜からなるキャパシタ絶縁膜およびキャパシタの上部
電極を順次積層して形成する工程と、４５０℃以上、６
００℃以下の酸化雰囲気中で熱処理する工程を少なくと
も含むことを特徴とする半導体記憶装置の製造方法によ
って形成される。

【００２２】上記熱処理は、電気炉、レーザアニール若
しくはランプアニールによって行うことができ、特にレ
ーザアニール若しくはランプアニールを用いれば、極め
て短時間で所要熱処理を行うことができる。

【００２３】上記第１の接続プラグは、上記第１の絶縁
膜の上面を平坦化した後に形成される。第２の接続プラ
グも同様である。

【００２４】

【発明の実施の形態】メモリセル領域に形成されたスイ
ッチング用ＭＯＳトランジスタの上に、複数の絶縁膜が
積層して形成され、情報を記憶するためのキャパシタが
その上に形成されている。上記スイッチング用ＭＯＳト
ランジスタを選択するためのワード線および上記キャパ
シタに電荷を供給するためのビット線が、上記キャパシ
タの下方に形成され、上記ワード線およびビット線の上
方で上記キャパシタの下方に少なくとも一層の銅配線が
形成されている。

【００２５】そのため、ストレスマイグレーションに対
する信頼性が高く、低抵抗の配線が実現されるととも
に、高誘電率膜もしくは強誘電体膜からなるキャパシタ
絶縁膜を、十分高い温度で熱処理することができるた
め、容量が十分大きい積層型容量セルが形成される。

【００２６】さらに、キャパシタを半導体基板の上、配
線層や絶縁膜の下に形成されていないため、キャパシタ
に起因する段差が生ずることはなく、その上方に形成さ
れた配線に断線する恐れはない。

【００２７】上記銅配線の上面および下面に、窒化チタ
ン膜、チタン膜、チタンを含む金属膜または遷移金属の
窒化物膜などを、それぞれ接着性向上膜として形成すれ
ば、銅配線が剥離する恐れは減少して、信頼性が向上す
る。

【００２８】上記配線層を複数形成し、キャパシタ絶縁
膜のアニールを、レーザアニールあるいはランプアニー
ルなどを用いて行なう。これらの手段を用いてアニール
を行なうと、アニール時間が極度に短いため、下層の配
線の温度をあまり高くすることなしに、キャパシタ絶縁
膜を所定の温度にすることができる。そのため、下層の
配線のみをアルミニウム膜で形成し、その他の配線を銅
膜で形成できる。アルミニウム膜は銅膜よりホトエッチ
ングによって微細加工が容易であるから、線幅が銅配線
より小さいアルミニウム配線を銅配線の下方に形成する
ことができる。

【００２９】上記キャパシタ絶縁膜としては、Ｔａ₂Ｏ₅
膜、ＢＳＴ膜もしくはＰＺＴ膜などの高誘電率膜若しく
は強誘電体膜を使用でき、いずれもアニールによって好
ましい特性が得られる。

【００３０】また、上記キャパシタの下部電極および上
部電極としては、Ｐｔ膜、Ｒｕ膜若しくはＲｕＯ₂膜、
上記銅配線としては、銅を主成分とし、Ｔｉ、Ｎｉ、Ｃ
ｏおよびＡｌの少なくとも一種が添加されている合金を
使用することができ、十分好ましい結果が得られる。

【００３１】

【実施例】

〈実施例１〉まず、図１に示したように、半導体基板２
０上に、周知の選択熱酸化法を用いてフィールド酸化膜
１を形成した。ゲート酸化膜２、Ｐがドープされた多結
晶シリコン膜３、タングステン膜４および窒化シリコン
膜５を順次積層して形成した後、周知のホトリソグラフ
ィ技術を用いて所定の形状に加工して、ゲート電極を形
成した。

【００３２】次に、上記ゲート電極をマスクにしてイオ
ン打ち込みを行い、拡散層を形成した。第２の窒化シリ
コン膜５’を全面に形成した後、周知のエッチバックを
行って、上記窒化シリコン膜５’を上記ゲート電極の側
壁上のみに残してサイドスペーサーを形成し、他の部分
は除去した。

【００３３】図２に示したように、ＢＰＳＧ(Boron Pho
sphor Silicate Glass)膜６を形成し、７００℃でリフ
ローさせた後、周知の化学的機械研磨（ＣＭＰ）によっ
てＢＰＳＧ膜６の表面を平坦化した。次に、周知の反応
性イオンエッチングを用いて上記ＢＰＳＧ膜６の所定部
分を選択的に除去してコンタクト孔を形成し、周知のＣ
ＶＤ技術を用いてタングステン膜を全面に形成した後、
周知のエッチバックプロセスを行って上記タングステン
膜を開口部内のみに残し、他の部分は除去してタングス
テンプラグ７を形成した。なお、本実施例では、タング
ステン膜とＢＰＳＧ膜６との接着層として、スパッタ法
で形成したＴｉＮ／Ｔｉの積層膜を両者の間に介在させ
た。

【００３４】ＢＰＳＧ膜６の上にさらにＢＰＳＧ膜を形
成して膜厚を大きくした後、窒化シリコン膜８を形成
し、上記半導体基板２０の表面に達するビット線コンタ
クト孔を形成し、多結晶シリコン膜３とタングステン膜
９との積層膜からなるビット線を形成した。

【００３５】図３に示したように、ＴＥＯＳを原料とし
て用いた周知のプラズマＣＶＤ法を用いて第１のＳｉＯ
₂膜６’を形成し、上記窒化シリコン膜８をエッチング
ストッパとして用いて接続孔を形成した後、上記タング
ステンプラグ７と同様に、第２のタングステンプラグ
７’を形成した。

【００３６】第２の窒化チタン膜１０、Ｃｕ膜１１およ
び第３の窒化チタン膜１０’を順次積層して形成し、周
知のホトエッチング技術を用いて所定の形状に加工して
第１の配線を形成した。さらに、ＴＥＯＳを原料として
用いた周知のプラズマＣＶＤ法を用いて第２のＳｉＯ₂
膜６’’を形成して上記第１配線を覆った後、接続孔お
よび第３のタングステンプラグ７’’を同様に形成し、
さらに第４の窒化チタン膜１０’’、第２のＣｕ膜１
１’および第５の窒化チタン膜１０’’’の積層膜から
なる第２の配線を第２のＳｉＯ₂膜６’’上に形成し
た。

【００３７】次に、図４に示したように、第３のＳｉＯ
₂膜６’’’をＴＥＯＳを原料として用いた周知のプラ
ズマＣＶＤ法を用いて形成して上記第２の配線を覆った
後、上記と同様に処理して第４のタングステンプラグ
７’’’を形成した。

【００３８】Ｐｔ膜からなる下部電極１２を周知のスパ
ッタリング法を用いてメモリセル部に形成した後、キャ
パシタ絶縁膜としてＢＳＴ膜１３を上記下部電極１２の
上に形成し、酸化雰囲気中、４５０℃〜６００℃のアニ
ールを行って、ＢＳＴ膜１３の誘電率を高くした。ＢＳ
Ｔ膜やＰＺＴ膜の誘電率を高くするには、４５０℃以上
の温度で酸化アニールすることが必要であり、アニール
の温度が高くなると誘電率も高くなる。

【００３９】図５は、スパッタリング法を用いてＰｔ電
極上に形成されたＢＳＴ膜を、酸素雰囲気中でアニール
した後の、比誘電率の酸化アニール温度依存性を示す。
図５から明らかなように、アニール温度が４００℃以上
になると、比誘電率は急激に増加することが認められ
た。

【００４０】アニール終了後、周知のスパッタリング法
を用いて、Ｐｔ膜からなる上部電極１９を形成し、さら
にプラズマＣＶＤ法を用いて窒化シリコン膜からなるパ
ッシベーション膜２０を形成して、図４に示した半導体
記憶装置が形成された。

【００４１】このようにして作製された半導体記憶装置
は、電荷蓄積のキャパシタが最上層に形成されているた
め、配線工程やアニール工程におけるプロセスダメージ
がキャパシタに加わり難いため、安定したキャパシタ特
性を得ることができた。しかも、第１および第２の配線
がＣｕ膜から形成されているため、上記アニールによっ
て断線などが発生せず、信頼性の高い配線が得られた。

【００４２】本実施例では、アニールは通常の電気炉を
用いて行なったが、ランプアニールやレーザアニールな
どを用いた短時間アニールによって実効的に高温化して
もよい。このような高温で酸化アニールを行っても、キ
ャパシタの下部電極１２の下に形成された配線として、
Ｃｕ配線１１、１１’が用いられいるので、ストレスマ
イグレーションなどによる配線の断線は発生せず、配線
の信頼性が低下することはなかった。

【００４３】６００℃より高い温度でアニールを行う
と、ＣｕがＳｉＯ₂膜６’、６’’中に拡散して絶縁耐
圧が劣化する恐れがある。しかし、本実施例では、Ｔｉ
Ｎ膜１０、１０’がＣｕ膜１１の上下に、ＴｉＮ膜１
０’’、１０’’’がＣｕ膜１１’の上下にそれぞれ形
成され、ＳｉＯ₂膜６’、６’’とＣｕ膜１１、１１’
が直接接触しないので、Ｃｕの拡散による絶縁耐圧の低
下は生じなかった。

【００４４】また、Ｐｔ膜からなる下部電極１２とその
下のＳｉＯ₂膜６’’’との間の接着性を向上させるた
めに、窒化チタン膜を両者の間に介在させてもよい。

【００４５】これら窒化チタン膜の代わりに、チタン
膜、チタンタングステン膜等のチタンを含んだ金属膜あ
るいはタングステンナイトライド膜などの遷移金属の窒
化物膜などを用いることもできる。

【００４６】さらに、Ｃｕのみではなく、Ｔｉ、Ｎｉ、
Ｃｏ、Ａｌなどを含有させたＣｕを用いることもでき、
これにより、Ｃｕ配線の耐酸化性を向上させることがで
えきる。また、下部電極１２および上部電極１９として
は、Ｐｔの代わりにＲｕやＩｒ若しくはこれらの酸化物
などを用いてもよい。

【００４７】なお、本実施例では誘電体膜としてＢＳＴ
膜を用いたが、ＰＺＴ膜等の強誘電体膜やＴａ₂Ｏ₅等の
高誘電率膜を用いることができる。電極形状も、平板状
のみではなく、フィンやクラウン等の電極形状にして、
電荷蓄積量をさらに増加させてもよい。

【００４８】本実施例では、キャパシタ下の配線の全て
にＣｕ配線を用いたが、ランプアニールまたレーザアニ
ールによって極めて短時間のアニールを行えば、下層の
配線の温度をあまり高くすることなしに、キャパシタ絶
縁膜を所定温度でアニールすることができる。したがっ
て、ランプアニールまたレーザアニールによる極めて短
時間のアニールによって、キャパシタ絶縁膜の酸化アニ
ール温度４５０℃から６００℃程度の熱処理を行い、下
層の配線を通常のＡｌ配線に置き換えることができた。

【００４９】また、本実施例のように、キャパシタ部を
最上層に形成することが最も好ましいが、最上層でなく
ともビット線およびワード線の上部にキャパシタを置
き、その下にＣｕ配線を配置することが、信頼性および
低抵抗性の上から有用である。

【００５０】さらに、本実施例では通常のドライエッチ
ングを用いＣｕ配線を形成したが、Ｐ−ＴＥＯＳ膜に溝
を形成し、この溝内に窒化チタン膜等の接着層を形成し
た後、銅を全面に形成し、ＣＭＰによって溝外の銅を除
去して銅配線を形成する、いわゆるダマシン法による銅
配線を形成してもよい。

【００５１】

【発明の効果】上記説明から明らかなように、本発明に
よれば、ストレスマイグレーション耐性が向上し、４５
０℃以上の温度でアニールすることが可能である。しか
も、ＣｕはＡｌに較べて抵抗が約１／２であり、ＷやＴ
ｉＮ等の高融点金属よりはるかに低抵抗なので、すぐれ
た耐熱性と低抵抗が同時に実現される。しかも、Ｃｕ配
線の上部に高誘電率膜もしくは強誘電率膜を用いた積層
型容量が形成されているため、４５０℃以上の温度でア
ニールすることが可能であり、誘電率が高いキャパシタ
絶縁膜が得られる。しかも、セルを形成した後は、配線
工程やアニール工程を軽減できるために、信頼性の高い
積層型容量セルを容易に形成することができる。さら
に、メモリセル領域と周辺回路領域の間に段差が生じな
いため、両領域間を接続する配線に断線が生ずるおそれ
はほとんどなく、信頼性が著しく向上した。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す工程図、

【図２】本発明の第１の実施例を示す工程図、

【図３】本発明の第１の実施例を示す工程図、

【図４】本発明の第１の実施例を示す工程図、

【図５】ＢＳＴ膜の誘電率と酸化アニール温度との関係
を示す曲線図、

【図６】従来の半導体記憶装置を示す断面図。

【符号の説明】

１……フィールド酸化膜、２……ゲート酸化膜、３……
多結晶シリコン膜、４……タングステン膜、５……窒化
シリコン膜、６……ＢＰＳＧ膜、６’……ＳｉＯ₂膜、
７……タングステンプラグ、８……窒化シリコン膜、９
……タングステンビット線、１０……窒化チタン膜、１
１……Ｃｕ配線、１２……Ｐｔ電極、１３……ＢＳＴ
膜、１４……蓄積電極、１５……キャパシタ絶縁膜、１
６……上部電極、１８……絶縁膜、１９……上部電極、
２０……シリコン基板。

───────────────────────────────────────────────────── フロントページの続き (72)発明者齊藤政良東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者武田健一東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】メモリセル領域と周辺回路領域を有し、上
記メモリセル領域に形成されたスイッチング用ＭＯＳト
ランジスタと、上記半導体基板の主表面上に積層して形
成された複数の絶縁膜を介して上記スイッチング用ＭＯ
Ｓトランジスタの上方に形成された情報を記憶するため
のキャパシタと、上記スイッチング用ＭＯＳトランジス
タを選択するためのワ−ド線と、上記キャパシタに電荷
を供給するためのビット線と、上記キャパシタの下方で
上記ワード線およびビット線の上方に形成された少なく
とも一層の銅配線を具備することを特徴とする半導体記
憶装置。
【請求項２】上記銅配線の上面および下面には、それぞ
れ接着性向上膜が形成されていることを特徴とする請求
項１に記載の半導体記憶装置。
【請求項３】上記接着性向上膜は、窒化チタン膜、チタ
ン膜、チタンを含む金属膜および遷移金属の窒化物膜な
る群から選ばれることを特徴とする請求項２に記載の半
導体記憶装置。
【請求項４】上記キャパシタの下部電極は、上記銅配線
および上記絶縁膜を貫通して形成された導電性プラグを
介して、上記ＭＯＳトランジスタの高濃度不純物拡散領
域と電気的に接続されていることを特徴とする請求項１
から３のいずれか一に記載の半導体記憶装置。
【請求項５】上記電キャパシタのキャパシタ絶縁膜は、
誘電体膜若しくは強誘電体膜からなることを特徴とする
請求項１から４のいずれか一に記載の半導体記憶装置。
【請求項６】上記高誘電率膜はＴａ₂Ｏ₅膜若しくはＢＳ
Ｔ膜であり、上記強誘電体膜ＰＺＴ膜であることを特徴
とする請求項５に記載の半導体記憶装置。
【請求項７】上記キャパシタの下部電極および上部電極
は、Ｐｔ膜、Ｒｕ膜若しくはＲｕＯ₂膜からなることを
特徴とする請求項１から６のいずれか一に記載の半導体
記憶装置。
【請求項８】上記銅配線は、銅を主成分とし、Ｔｉ、Ｎ
ｉ、ＣｏおよびＡｌの少なくとも一種が添加されている
合金からなることを特徴とする請求項１から７のいずれ
か一に記載の半導体記憶装置。
【請求項９】上記キャパシタの下部電極とスイッチング
用ＭＯＳトランジスタの間には、複数層の配線が形成さ
れていることを特徴とする請求項１から８のいずれか一
に記載の半導体記憶装置。
【請求項１０】上記複数層の配線のうち、少なくとも最
下層の配線はアルミニウム配線であり、上層の配線は銅
配線であることを特徴とする請求項９に記載の半導体記
憶装置。
【請求項１１】上記複数の絶縁膜は上記メモリセル領域
から上記周辺回路領域へ延在し、上記複数の絶縁膜の上
面は実質的に平坦であることを特徴とする請求項１から
１０のいずれか一に記載の半導体記憶装置。
【請求項１２】半導体基板の所定領域に複数のＭＯＳト
ランジスタを形成する工程と、当該ＭＯＳトランジスタ
を少なくとも覆う第１の絶縁膜を形成する工程と、当該
第１の絶縁膜を貫通し上記ＭＯＳトランジスタの高濃度
不純物拡散領域に電気的に接続された第１の導電性プラ
グを形成する工程と、当該第１の導電性接続プラグの上
端部に接する銅配線を形成する工程と、第２の絶縁膜を
上記第１の絶縁膜上に形成して上記銅配線を覆う工程
と、当該第２の絶縁膜を貫通し上記銅配線の上面に接す
る第２の導電性プラグを形成する工程と、当該第２の導
電性プラグと電気的に接続されたキャパシタの下部電
極、強誘電体膜若しくは高誘電体膜からなるキャパシタ
絶縁膜およびキャパシタの上部電極を順次積層して形成
する工程と、４５０℃以上、６００℃以下の酸化雰囲気
中で熱処理する工程を少なくとも含むことを特徴とする
半導体記憶装置の製造方法。
【請求項１３】上記熱処理は、電気炉、レーザアニール
若しくはランプアニールによって行われることを特徴と
する請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】上記第１の接続プラグは、上記第１の絶
縁膜の上面を平坦化した後に形成されることを特徴とす
る請求項１２若しくは１３に記載の半導体記憶装置の製
造方法。