JP2000021892A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000021892A JP2000021892A JP10181054A JP18105498A JP2000021892A JP 2000021892 A JP2000021892 A JP 2000021892A JP 10181054 A JP10181054 A JP 10181054A JP 18105498 A JP18105498 A JP 18105498A JP 2000021892 A JP2000021892 A JP 2000021892A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- semiconductor device
- hydrogen
- temperature
- hydrogen annealing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 64
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 63
- 239000001257 hydrogen Substances 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims abstract description 46
- 238000000137 annealing Methods 0.000 claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000005275 alloying Methods 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 17
- 239000010703 silicon Substances 0.000 claims abstract description 17
- 238000010438 heat treatment Methods 0.000 claims abstract description 11
- 230000000087 stabilizing effect Effects 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 68
- 239000011229 interlayer Substances 0.000 claims description 25
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 23
- 229910052782 aluminium Inorganic materials 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 3
- 239000000470 constituent Substances 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000006641 stabilisation Effects 0.000 abstract description 7
- 238000011105 stabilization Methods 0.000 abstract description 7
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 abstract 4
- 239000003990 capacitor Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 11
- 229910052721 tungsten Inorganic materials 0.000 description 11
- 239000010937 tungsten Substances 0.000 description 11
- 229910000878 H alloy Inorganic materials 0.000 description 8
- 238000002161 passivation Methods 0.000 description 7
- 238000003860 storage Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000010953 base metal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/909—Controlled atmosphere
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】半導体装置の水素熱処理による電気的な安定化
を簡便な方法でもって効率的に行うことのできるように
する。 【解決手段】ゲート酸化膜あるいはフィールド酸化膜等
の絶縁膜とシリコン基板等の半導体基板との界面領域を
電気的安定化するための水素アニール処理を初めに施
し、その後に、アルミ系金属による配線層を形成する。
そして、この水素アニール処理後の工程は全て、この水
素アニール処理の温度より低い温度の下で行う。また、
アルミ系配線層の形成後に水素アニール処理より低い温
度での合金化の処理を行う。このようにして、アルミ系
配線層の下層に位置することになる導電層（拡散層も含
むものとする）との間の合金化を行いその間の電気抵抗
を低減する。
を簡便な方法でもって効率的に行うことのできるように
する。 【解決手段】ゲート酸化膜あるいはフィールド酸化膜等
の絶縁膜とシリコン基板等の半導体基板との界面領域を
電気的安定化するための水素アニール処理を初めに施
し、その後に、アルミ系金属による配線層を形成する。
そして、この水素アニール処理後の工程は全て、この水
素アニール処理の温度より低い温度の下で行う。また、
アルミ系配線層の形成後に水素アニール処理より低い温
度での合金化の処理を行う。このようにして、アルミ系
配線層の下層に位置することになる導電層（拡散層も含
むものとする）との間の合金化を行いその間の電気抵抗
を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に半導体装置の水素熱処理の方法に関す
る。
法に関し、特に半導体装置の水素熱処理の方法に関す
る。
【０００２】
【従来の技術】半導体素子の微細化に伴って、半導体装
置の構成に微細な多層配線が必須になる。現在では、こ
のような多層配線を有する半導体装置の層間絶縁膜とし
ては、上層の配線層と下層の配線層との間および同層の
配線層間の寄生容量を低減する目的から、誘電率が小さ
く品質の安定したシリコン酸化膜系の絶縁膜が主流にな
っている。
置の構成に微細な多層配線が必須になる。現在では、こ
のような多層配線を有する半導体装置の層間絶縁膜とし
ては、上層の配線層と下層の配線層との間および同層の
配線層間の寄生容量を低減する目的から、誘電率が小さ
く品質の安定したシリコン酸化膜系の絶縁膜が主流にな
っている。
【０００３】また、半導体素子が微細化してくると、配
線形成のためのコンタクト孔が下地パターンに対して自
己整合（セルフアライン）に形成されることが必須にな
る。そして、このセルフアライン技術を用いたコンタク
ト孔の形成では、層間絶縁膜がシリコン酸化膜で構成さ
れるのに対し、これに対してエッチング速度の異なるシ
リコン窒化膜でもってサイドウォール絶縁膜が形成され
る。あるいは、シリコン酸化膜とのエッチング速度の差
を利用して、シリコン窒化膜がキャパシタ電極等の形成
工程でも用いられる。
線形成のためのコンタクト孔が下地パターンに対して自
己整合（セルフアライン）に形成されることが必須にな
る。そして、このセルフアライン技術を用いたコンタク
ト孔の形成では、層間絶縁膜がシリコン酸化膜で構成さ
れるのに対し、これに対してエッチング速度の異なるシ
リコン窒化膜でもってサイドウォール絶縁膜が形成され
る。あるいは、シリコン酸化膜とのエッチング速度の差
を利用して、シリコン窒化膜がキャパシタ電極等の形成
工程でも用いられる。
【０００４】さらには、ＤＲＡＭのような半導体装置で
はキャパシタの容量絶縁膜としてシリコン窒化膜が用い
られる。
はキャパシタの容量絶縁膜としてシリコン窒化膜が用い
られる。
【０００５】しかし、半導体装置においてシリコン窒化
膜が用いられていると、半導体装置の製造において半導
体装置の安定化のために必須となる水素ガス雰囲気での
熱処理が難しくなる。これは、シリコン窒化膜が水素ガ
スの進入に対する高い阻止能力を有するためである。
膜が用いられていると、半導体装置の製造において半導
体装置の安定化のために必須となる水素ガス雰囲気での
熱処理が難しくなる。これは、シリコン窒化膜が水素ガ
スの進入に対する高い阻止能力を有するためである。
【０００６】以下、従来の技術として、ＤＲＡＭ（Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）におけるようなキャパシタを有する半導体装置の製
造における水素熱処理（水素アロイともいう）の方法に
ついて、図３と図４に基づいて説明する。ここで、図３
は、ＤＲＡＭのメモリセル部の概略断面図である。そし
て、図４は、製造工程の概略フロー図である。
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）におけるようなキャパシタを有する半導体装置の製
造における水素熱処理（水素アロイともいう）の方法に
ついて、図３と図４に基づいて説明する。ここで、図３
は、ＤＲＡＭのメモリセル部の概略断面図である。そし
て、図４は、製造工程の概略フロー図である。
【０００７】図３に示すように、シリコン基板１の表面
にフィールド酸化膜２が形成され、このフィールド酸化
膜２の形成されない素子活性領域にメモリセルを構成す
るトランスファトランジスタとキャパシタとが複数個形
成されてメモリセルアレイが形成される。
にフィールド酸化膜２が形成され、このフィールド酸化
膜２の形成されない素子活性領域にメモリセルを構成す
るトランスファトランジスタとキャパシタとが複数個形
成されてメモリセルアレイが形成される。
【０００８】トランスファトランジスタのゲート電極と
なるワード線３が所定の領域のシリコン基板上にゲート
酸化膜４を介して形成されている。なお、ワード線３ａ
はフィールド酸化膜２上に形成されている。このワード
線３ａは隣接するメモリセルのゲート電極になってい
る。そして、メモリセルのトランスファトランジスタの
ソース・ドレイン領域となる容量用拡散層５とビット線
用拡散層６が形成されている。ここで、ワード線３，３
ａは、たとえばタングステンポリサイド膜等で形成され
る。
なるワード線３が所定の領域のシリコン基板上にゲート
酸化膜４を介して形成されている。なお、ワード線３ａ
はフィールド酸化膜２上に形成されている。このワード
線３ａは隣接するメモリセルのゲート電極になってい
る。そして、メモリセルのトランスファトランジスタの
ソース・ドレイン領域となる容量用拡散層５とビット線
用拡散層６が形成されている。ここで、ワード線３，３
ａは、たとえばタングステンポリサイド膜等で形成され
る。
【０００９】そして、ワード線３，３ａ等の表面を被覆
するように第１の層間絶縁膜７が形成されている。ま
た、図示されていないが、ビット線用拡散層６に電気接
続してビット線が上記の第１の層間絶縁膜内に配設され
ている。ここで、ビット線はタングステン等で形成され
る。
するように第１の層間絶縁膜７が形成されている。ま
た、図示されていないが、ビット線用拡散層６に電気接
続してビット線が上記の第１の層間絶縁膜内に配設され
ている。ここで、ビット線はタングステン等で形成され
る。
【００１０】そして、第１の層間絶縁膜７に設けられた
容量用コンタクト孔８を通して容量用拡散層５に電気接
続する蓄積電極９が形成されている。また、蓄積電極９
の表面に容量絶縁膜１０が形成されている。ここで、こ
の容量絶縁膜１０は膜厚が５ｎｍ程度のシリコン窒化膜
で形成される。
容量用コンタクト孔８を通して容量用拡散層５に電気接
続する蓄積電極９が形成されている。また、蓄積電極９
の表面に容量絶縁膜１０が形成されている。ここで、こ
の容量絶縁膜１０は膜厚が５ｎｍ程度のシリコン窒化膜
で形成される。
【００１１】さらに、上記の容量絶縁膜１０を被覆する
ようにして、プレート電極１１が形成されている。そし
て、このプレート電極１１の表面に第２の層間絶縁膜１
２が形成されている。なお、上記の第１の層間絶縁膜７
および第２の層間絶縁膜１２はシリコン酸化膜で形成さ
れ、上記の蓄積電極９はリン不純物含有のポリシリコン
膜で、プレート電極１１はリン不純物含有のポリシリコ
ン膜またはタングステンポリサイド膜でそれぞれ形成さ
れる。
ようにして、プレート電極１１が形成されている。そし
て、このプレート電極１１の表面に第２の層間絶縁膜１
２が形成されている。なお、上記の第１の層間絶縁膜７
および第２の層間絶縁膜１２はシリコン酸化膜で形成さ
れ、上記の蓄積電極９はリン不純物含有のポリシリコン
膜で、プレート電極１１はリン不純物含有のポリシリコ
ン膜またはタングステンポリサイド膜でそれぞれ形成さ
れる。
【００１２】そして、第２の層間絶縁膜１２表面に第１
配線層１３が形成され、この第１配線層を被覆するよう
にして第３の層間絶縁膜１４が形成されている。さら
に、この第３の層間絶縁膜１４表面に第２配線層１５が
形成され、この第２配線層１５を被覆するようにしてパ
ッシベーション膜１６が形成されている。ここで、第１
配線層１３は膜厚が４００ｎｍ程度のアルミ系金属の積
層膜あるいはタングステン膜で形成され、第２配線層１
５は膜厚が１μｍ程度のアルミ系金属の積層膜で形成さ
れる。また、第３の層間絶縁膜１４はシリコン酸化膜
で、パッシベーション膜１６はシリコンオキシナイトラ
イド膜で形成される。
配線層１３が形成され、この第１配線層を被覆するよう
にして第３の層間絶縁膜１４が形成されている。さら
に、この第３の層間絶縁膜１４表面に第２配線層１５が
形成され、この第２配線層１５を被覆するようにしてパ
ッシベーション膜１６が形成されている。ここで、第１
配線層１３は膜厚が４００ｎｍ程度のアルミ系金属の積
層膜あるいはタングステン膜で形成され、第２配線層１
５は膜厚が１μｍ程度のアルミ系金属の積層膜で形成さ
れる。また、第３の層間絶縁膜１４はシリコン酸化膜
で、パッシベーション膜１６はシリコンオキシナイトラ
イド膜で形成される。
【００１３】上記のようなメモリセル部を有する半導体
装置の製造工程の概略フローは以下のようである。
装置の製造工程の概略フローは以下のようである。
【００１４】図４に示すように、図３で説明したメモリ
セルのトランスファートランジスタである絶縁ゲート電
界効果トランジスタ（ＭＯＳＦＥＴ）形成が公知の方法
でもって行われる。
セルのトランスファートランジスタである絶縁ゲート電
界効果トランジスタ（ＭＯＳＦＥＴ）形成が公知の方法
でもって行われる。
【００１５】次に、図３で説明した容量用拡散層５に電
気接続された蓄積電極９と容量絶縁膜１０と対向電極で
あるプレート電極１１でもって構成されるキャパシタの
形成がなされる。ここで、容量絶縁膜１０がシリコン窒
化膜で形成される。このシリコン窒化膜は、８００℃程
度の反応炉内で化学気相成長（ＣＶＤ）法による成膜で
もってなされる。
気接続された蓄積電極９と容量絶縁膜１０と対向電極で
あるプレート電極１１でもって構成されるキャパシタの
形成がなされる。ここで、容量絶縁膜１０がシリコン窒
化膜で形成される。このシリコン窒化膜は、８００℃程
度の反応炉内で化学気相成長（ＣＶＤ）法による成膜で
もってなされる。
【００１６】次に、アルミ系金属のスパッタ法による堆
積と公知のドライエッチングとにより、第１配線層の形
成が行われる。
積と公知のドライエッチングとにより、第１配線層の形
成が行われる。
【００１７】さらに、先述したように第３の層間絶縁膜
を介して、第２配線層の形成が行われる。この場合も、
アルミ系金属のスパッタ法による堆積と公知のドライエ
ッチングとにより行われる。
を介して、第２配線層の形成が行われる。この場合も、
アルミ系金属のスパッタ法による堆積と公知のドライエ
ッチングとにより行われる。
【００１８】このようにした後、水素アロイが行われ
る。ここで、水素アロイは、４００〜４５０℃の炉内で
水素ガスを含む雰囲気でもって行われる。この水素アロ
イの工程で、アルミ系金属と拡散層間の合金化あるいは
他の金属との間での合金化処理が行われる。そして同時
に、ゲート酸化膜４あるいはフィールド酸化膜２等のシ
リコン酸化膜とシリコン基板１との界面領域の水素によ
る安定化がなされる。
る。ここで、水素アロイは、４００〜４５０℃の炉内で
水素ガスを含む雰囲気でもって行われる。この水素アロ
イの工程で、アルミ系金属と拡散層間の合金化あるいは
他の金属との間での合金化処理が行われる。そして同時
に、ゲート酸化膜４あるいはフィールド酸化膜２等のシ
リコン酸化膜とシリコン基板１との界面領域の水素によ
る安定化がなされる。
【００１９】
【発明が解決しようとする課題】しかし、以上に説明し
たような従来の技術では、半導体装置でのリーク電流の
問題が顕在化しその信頼性が低下してくる。また、第２
配線層１５の表面に多数のアルミヒロックが発生し易く
なる。これは以下のような理由による。
たような従来の技術では、半導体装置でのリーク電流の
問題が顕在化しその信頼性が低下してくる。また、第２
配線層１５の表面に多数のアルミヒロックが発生し易く
なる。これは以下のような理由による。
【００２０】すなわち、先述したように半導体装置にお
いて、半導体素子の微細化と伴いシリコン窒化膜材料の
多用が必須になってきている。しかし、シリコン窒化膜
は水素の透過に対する阻止力が非常に高い。
いて、半導体素子の微細化と伴いシリコン窒化膜材料の
多用が必須になってきている。しかし、シリコン窒化膜
は水素の透過に対する阻止力が非常に高い。
【００２１】このような半導体装置の構造において上記
のような水素アロイが行われても、水素がこのシリコン
窒化膜に阻止されるために、図３で説明したトランスフ
ァトランジスタのゲート酸化膜４とシリコン基板１との
界面に到達しがたくなる。あるいは、同様に、水素がフ
ィールド酸化膜２とシリコン基板１との界面にも到達し
難くなる。このために、通常の水素アロイを行っても上
記の領域の界面準位を低減することが難しくなり、この
領域の電気的な安定化が難しくなる。そして、このよう
な界面準位を介するリーク電流の低減が困難になる。
のような水素アロイが行われても、水素がこのシリコン
窒化膜に阻止されるために、図３で説明したトランスフ
ァトランジスタのゲート酸化膜４とシリコン基板１との
界面に到達しがたくなる。あるいは、同様に、水素がフ
ィールド酸化膜２とシリコン基板１との界面にも到達し
難くなる。このために、通常の水素アロイを行っても上
記の領域の界面準位を低減することが難しくなり、この
領域の電気的な安定化が難しくなる。そして、このよう
な界面準位を介するリーク電流の低減が困難になる。
【００２２】このような問題は、上記キャパシタに電荷
蓄積するメモリセルの情報蓄積において顕著に現れ、メ
モリにおいて情報の保持時間が短くなってくる。特に半
導体素子が微細化されてくると顕在化してくる問題であ
る。
蓄積するメモリセルの情報蓄積において顕著に現れ、メ
モリにおいて情報の保持時間が短くなってくる。特に半
導体素子が微細化されてくると顕在化してくる問題であ
る。
【００２３】そこで、水素アロイの効果を出すために、
水素アロイの時間を長くしたり、その温度を高くしたり
する方法が提案されている。しかし、このような方法で
は、アルミヒロックが発生し易くなるという問題が逆に
発生してくる。
水素アロイの時間を長くしたり、その温度を高くしたり
する方法が提案されている。しかし、このような方法で
は、アルミヒロックが発生し易くなるという問題が逆に
発生してくる。
【００２４】なお、上記のような水素アロイの具体的な
方法については、周知の技術として種々の方法が採られ
ている。例えば、特開昭６２−１７４９４７号公報に記
載されているように、水素雰囲気のガス圧力を常圧より
高くして行う方法もある。しかし、このような方法で
は、水素アロイのための処理装置および処理法が複雑化
する。また、このような方法でも上記の問題は充分には
解決できない。
方法については、周知の技術として種々の方法が採られ
ている。例えば、特開昭６２−１７４９４７号公報に記
載されているように、水素雰囲気のガス圧力を常圧より
高くして行う方法もある。しかし、このような方法で
は、水素アロイのための処理装置および処理法が複雑化
する。また、このような方法でも上記の問題は充分には
解決できない。
【００２５】本発明の目的は、半導体装置の水素熱処理
を簡便にしかも効率的に行うことのできる半導体装置の
製造方法を提供することにある。
を簡便にしかも効率的に行うことのできる半導体装置の
製造方法を提供することにある。
【００２６】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法では、半導体装置の製造工程におい
て、アルミ系金属による配線層の形成工程の以前に水素
アニール処理を施す。そして、前記水素アニール処理で
半導体基板と絶縁膜との界面領域を電気的に安定化さ
せ、前記配線層形成後において前記水素アニール処理の
温度より低い温度での熱処理を施し前記アルミ系金属と
他の導電層との間で合金化させる。
体装置の製造方法では、半導体装置の製造工程におい
て、アルミ系金属による配線層の形成工程の以前に水素
アニール処理を施す。そして、前記水素アニール処理で
半導体基板と絶縁膜との界面領域を電気的に安定化さ
せ、前記配線層形成後において前記水素アニール処理の
温度より低い温度での熱処理を施し前記アルミ系金属と
他の導電層との間で合金化させる。
【００２７】あるいは、本発明の半導体装置の製造方法
では、アルミ系金属で構成される多層配線層を有する半
導体装置の製造工程において、第１配線層上に層間絶縁
膜を形成した後に水素アニール処理を施し、前記水素ア
ニール処理の工程後に第２配線層を形成する。そして、
前記第２配線層形成後において、前記水素アニール処理
の温度より低い温度での熱処理を施し前記第２配線層と
他の導電層との間で合金化させる。
では、アルミ系金属で構成される多層配線層を有する半
導体装置の製造工程において、第１配線層上に層間絶縁
膜を形成した後に水素アニール処理を施し、前記水素ア
ニール処理の工程後に第２配線層を形成する。そして、
前記第２配線層形成後において、前記水素アニール処理
の温度より低い温度での熱処理を施し前記第２配線層と
他の導電層との間で合金化させる。
【００２８】本発明の半導体装置の製造方法では、半導
体装置の製造工程において、半導体素子の構成材料とな
る水素透過阻止力の高い物質、例えばシリコン窒化膜あ
るいはシリコンオキシナイトライド膜を形成した後に前
記水素アニール処理を施す。また、前記水素アニール処
理の工程後の全ての工程での温度が、前記水素アニール
処理での温度よりも低くなるように設定する。
体装置の製造工程において、半導体素子の構成材料とな
る水素透過阻止力の高い物質、例えばシリコン窒化膜あ
るいはシリコンオキシナイトライド膜を形成した後に前
記水素アニール処理を施す。また、前記水素アニール処
理の工程後の全ての工程での温度が、前記水素アニール
処理での温度よりも低くなるように設定する。
【００２９】このように本発明では、ゲート酸化膜ある
いはフィールド酸化膜等の絶縁膜とシリコン基板等の半
導体基板との界面領域を電気的に安定化するための水素
アニール処理と、アルミ系金属による配線層と下層に位
置する導電層（拡散層も含むものとする）との間の合金
化処理とを別々の工程で行う。そして、基本的には、水
素アニール処理を施した後にアルミ系金属の配線層を形
成する。このために、水素アニール処理の温度を高くし
たり処理時間を長くしてもアルミヒロックのような問題
は生じなくなる。そして、半導体装置にシリコン窒化膜
のような水素透過阻止力の高い材料があっても、上記界
面領域の電気的安定化が容易に行えるようになる。
いはフィールド酸化膜等の絶縁膜とシリコン基板等の半
導体基板との界面領域を電気的に安定化するための水素
アニール処理と、アルミ系金属による配線層と下層に位
置する導電層（拡散層も含むものとする）との間の合金
化処理とを別々の工程で行う。そして、基本的には、水
素アニール処理を施した後にアルミ系金属の配線層を形
成する。このために、水素アニール処理の温度を高くし
たり処理時間を長くしてもアルミヒロックのような問題
は生じなくなる。そして、半導体装置にシリコン窒化膜
のような水素透過阻止力の高い材料があっても、上記界
面領域の電気的安定化が容易に行えるようになる。
【００３０】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１および図３に基づいて説明する。図１は、本発明
の製造工程の概略フロー図である。本発明での大きな特
徴的は、先述した従来の技術と異なり、水素による上記
界面領域の安定化と金属間の合金化処理とを別の工程で
行うところにある。
を図１および図３に基づいて説明する。図１は、本発明
の製造工程の概略フロー図である。本発明での大きな特
徴的は、先述した従来の技術と異なり、水素による上記
界面領域の安定化と金属間の合金化処理とを別の工程で
行うところにある。
【００３１】従来の技術と同様に、図１に示すように、
図３で説明したメモリセルのトランスファートランジス
タであるＭＯＳＦＥＴが形成される。そして、上記のよ
うなキャパシタの形成がなされ、図３に示す容量絶縁膜
１０はシリコン窒化膜でもって形成される。このシリコ
ン窒化膜は、８００℃程度の反応炉内でＣＶＤ法による
成膜でもってなされる。
図３で説明したメモリセルのトランスファートランジス
タであるＭＯＳＦＥＴが形成される。そして、上記のよ
うなキャパシタの形成がなされ、図３に示す容量絶縁膜
１０はシリコン窒化膜でもって形成される。このシリコ
ン窒化膜は、８００℃程度の反応炉内でＣＶＤ法による
成膜でもってなされる。
【００３２】次に、タングステンポリサイド膜がＣＶＤ
法あるいはスパッタ法で全面に堆積される。そして、ド
ライエッチングによるパターニングと熱処理とが施さ
れ、プレート電極１１が形成される。ここで、熱処理
は、タングステンのシリサイド化を行うためのものであ
り、６００℃程度の温度でなされる。このようにした
後、全面にプラズマＣＶＤ法でシリコン酸化膜が堆積さ
れ、表面が化学機械研磨（ＣＭＰ）法で平坦化されて、
図３に示す第２の層間絶縁膜１２が形成される。
法あるいはスパッタ法で全面に堆積される。そして、ド
ライエッチングによるパターニングと熱処理とが施さ
れ、プレート電極１１が形成される。ここで、熱処理
は、タングステンのシリサイド化を行うためのものであ
り、６００℃程度の温度でなされる。このようにした
後、全面にプラズマＣＶＤ法でシリコン酸化膜が堆積さ
れ、表面が化学機械研磨（ＣＭＰ）法で平坦化されて、
図３に示す第２の層間絶縁膜１２が形成される。
【００３３】そして、この第２の層間絶縁膜１２に所定
のコンタクト孔が形成され、このコンタクト孔内へのリ
ン拡散がなされる。そして、このコンタクト孔にはチタ
ン、窒化チタンあるいはタングステン等でプラグが形成
される。
のコンタクト孔が形成され、このコンタクト孔内へのリ
ン拡散がなされる。そして、このコンタクト孔にはチタ
ン、窒化チタンあるいはタングステン等でプラグが形成
される。
【００３４】次に、図１に示す水素アニールの処理が施
される。ここで、水素アニールの温度は４５０〜５００
℃と従来の技術の場合より高めの温度に設定される。ま
た、アニール時間は３０分間程度に設定される。このよ
うにして、水素が、シリコン窒化膜で構成される容量絶
縁膜１０を充分に透過できるようにする。そして、ゲー
ト酸化膜４およびフィールド酸化膜２とシリコン基板１
との界面領域の電気的な安定化が充分になされる。
される。ここで、水素アニールの温度は４５０〜５００
℃と従来の技術の場合より高めの温度に設定される。ま
た、アニール時間は３０分間程度に設定される。このよ
うにして、水素が、シリコン窒化膜で構成される容量絶
縁膜１０を充分に透過できるようにする。そして、ゲー
ト酸化膜４およびフィールド酸化膜２とシリコン基板１
との界面領域の電気的な安定化が充分になされる。
【００３５】以下は、従来の技術と同様にして、第１配
線層および第２配線層の形成が行われる。ここで、これ
らの配線層はチタン、アルミ金属あるいはアルミ銅合金
等の積層膜で構成される。そして、第３の層間絶縁膜１
４はプラズマＣＶＤ法でのシリコン酸化膜の堆積あるい
はＳＯＧ（スピン・オン・グラス）溶液塗布により形成
される。また、パッシベーション膜１６もプラズマＣＶ
Ｄ法の堆積で行われる。そして、上記プラズマＣＶＤで
の温度は３５０〜４００℃に設定される。
線層および第２配線層の形成が行われる。ここで、これ
らの配線層はチタン、アルミ金属あるいはアルミ銅合金
等の積層膜で構成される。そして、第３の層間絶縁膜１
４はプラズマＣＶＤ法でのシリコン酸化膜の堆積あるい
はＳＯＧ（スピン・オン・グラス）溶液塗布により形成
される。また、パッシベーション膜１６もプラズマＣＶ
Ｄ法の堆積で行われる。そして、上記プラズマＣＶＤで
の温度は３５０〜４００℃に設定される。
【００３６】本発明の方法では、水素アニール後の工程
の温度は全て水素アニールの温度より低くなるように設
定される。このようにすることで、シリコン酸化膜とシ
リコン基板の界面領域に付着した水素が再離脱すること
がなくなり、界面領域の電気的安定化は保持される。
の温度は全て水素アニールの温度より低くなるように設
定される。このようにすることで、シリコン酸化膜とシ
リコン基板の界面領域に付着した水素が再離脱すること
がなくなり、界面領域の電気的安定化は保持される。
【００３７】また、第１配線層１３および第２配線層１
５は、コンタクト孔に充填された導電層であるタングス
テン金属等を通して、それらの下地に位置する導電層
（拡散層も含むものとする）に接続されることになる。
ここで、第１配線層１３あるいは第２配線層１５とコン
タクト孔に充填されたタングステン金属との合金化処理
が必要になるが、この合金化は、上記のパッシベーショ
ン膜１６の形成工程で同時になされる。上記の合金化処
理はこのプラズマＣＶＤ温度で充分である。
５は、コンタクト孔に充填された導電層であるタングス
テン金属等を通して、それらの下地に位置する導電層
（拡散層も含むものとする）に接続されることになる。
ここで、第１配線層１３あるいは第２配線層１５とコン
タクト孔に充填されたタングステン金属との合金化処理
が必要になるが、この合金化は、上記のパッシベーショ
ン膜１６の形成工程で同時になされる。上記の合金化処
理はこのプラズマＣＶＤ温度で充分である。
【００３８】本発明の方法では、ゲート酸化膜あるいは
フィールド酸化膜等のシリコン酸化膜とシリコン基板と
の界面領域を電気的安定化するための水素アニールは、
アルミ金属による配線層の形成工程前になされる。これ
によって、アルミヒロックの発生は全く生ぜず、しか
も、シリコン酸化膜とシリコン基板との界面領域の電気
的安定化が充分になされるようになる。
フィールド酸化膜等のシリコン酸化膜とシリコン基板と
の界面領域を電気的安定化するための水素アニールは、
アルミ金属による配線層の形成工程前になされる。これ
によって、アルミヒロックの発生は全く生ぜず、しか
も、シリコン酸化膜とシリコン基板との界面領域の電気
的安定化が充分になされるようになる。
【００３９】次に、本発明の第２の実施の形態を図２あ
るいは図３に基づいて説明する。図２は、本発明の製造
工程の別の概略フロー図である。この第２の実施の形態
では、第１配線層の形成後に、水素アニールが施され
る。
るいは図３に基づいて説明する。図２は、本発明の製造
工程の別の概略フロー図である。この第２の実施の形態
では、第１配線層の形成後に、水素アニールが施され
る。
【００４０】図２に示すように、ＭＯＳＦＥＴ形成およ
びキャパシタ形成までは、第１の実施の形態で説明した
通りである。
びキャパシタ形成までは、第１の実施の形態で説明した
通りである。
【００４１】そして、図３に示す第２の層間絶縁膜１２
が形成された後、アルミ系金属あるいはタングステン等
の高融点金属でもって、第１配線層形成がなされる。そ
して、第１配線層１３を被覆する第３の層間絶縁膜１４
が形成される。
が形成された後、アルミ系金属あるいはタングステン等
の高融点金属でもって、第１配線層形成がなされる。そ
して、第１配線層１３を被覆する第３の層間絶縁膜１４
が形成される。
【００４２】このようにした後に、図２に示す水素アニ
ールが施される。ここで、水素アニールの温度は４００
℃程度に設定される。この場合には、アニール時間は第
１の実施の形態の場合より長くなる。これは、水素アニ
ール温度が第１の実施の形態の場合より下がるからであ
る。このようにして、水素が、シリコン窒化膜で構成さ
れる容量絶縁膜１０を充分に透過できるようにする。そ
して、ゲート酸化膜４およびフィールド酸化膜２とシリ
コン基板１との界面領域の電気的安定化が充分になされ
る。なお、この場合、第１配線層１３は第３の層間絶縁
膜１４に完全に被覆されているためにアルミヒロックは
全く発生しない。
ールが施される。ここで、水素アニールの温度は４００
℃程度に設定される。この場合には、アニール時間は第
１の実施の形態の場合より長くなる。これは、水素アニ
ール温度が第１の実施の形態の場合より下がるからであ
る。このようにして、水素が、シリコン窒化膜で構成さ
れる容量絶縁膜１０を充分に透過できるようにする。そ
して、ゲート酸化膜４およびフィールド酸化膜２とシリ
コン基板１との界面領域の電気的安定化が充分になされ
る。なお、この場合、第１配線層１３は第３の層間絶縁
膜１４に完全に被覆されているためにアルミヒロックは
全く発生しない。
【００４３】この水素アニールの後、第３の層間絶縁膜
１４に所定のスルーホールが形成される。そして、この
スルーホールにタングステンのプラグが充填されること
になる。
１４に所定のスルーホールが形成される。そして、この
スルーホールにタングステンのプラグが充填されること
になる。
【００４４】以下、第１の実施の形態と同様にして、第
２配線層形成がなされる。なお、パッシベーション膜１
６の堆積温度は３５０℃程度に設定される。この場合
も、水素アニール後の工程の温度は水素アニールの温度
より低くなるように設定される。この理由は、第１の実
施の形態で説明した通りである。
２配線層形成がなされる。なお、パッシベーション膜１
６の堆積温度は３５０℃程度に設定される。この場合
も、水素アニール後の工程の温度は水素アニールの温度
より低くなるように設定される。この理由は、第１の実
施の形態で説明した通りである。
【００４５】この第２の実施の形態では、第１配線層１
３と下地金属との間の合金化処理はこの水素アニールで
行われる。そして、第２配線層１５と下地金属あるいは
第１配線層１３との間の合金化は、上記のパッシベーシ
ョン膜成膜のためのプラズマＣＶＤの工程で充分になさ
れる。
３と下地金属との間の合金化処理はこの水素アニールで
行われる。そして、第２配線層１５と下地金属あるいは
第１配線層１３との間の合金化は、上記のパッシベーシ
ョン膜成膜のためのプラズマＣＶＤの工程で充分になさ
れる。
【００４６】この第２の実施の形態では、第１の実施の
形態で説明したのと同様の効果が生ずる。また、第１配
線層と下層の金属配線との合金化がより完全になされる
ようになる。
形態で説明したのと同様の効果が生ずる。また、第１配
線層と下層の金属配線との合金化がより完全になされる
ようになる。
【００４７】以上の実施の形態では、ＤＲＡＭの半導体
装置の製造の場合について説明した。本発明は、このよ
うな半導体装置に限定されず、シリコン窒化膜あるいは
シリコンオキシナイトライド膜のように水素の透過阻止
力の大きな材料が用いられる半導体装置の製造において
非常に有効となる。
装置の製造の場合について説明した。本発明は、このよ
うな半導体装置に限定されず、シリコン窒化膜あるいは
シリコンオキシナイトライド膜のように水素の透過阻止
力の大きな材料が用いられる半導体装置の製造において
非常に有効となる。
【００４８】
【発明の効果】以上に説明したように、本発明の半導体
装置の製造方法では、ゲート酸化膜あるいはフィールド
酸化膜等の絶縁膜とシリコン基板等の半導体基板との界
面領域を電気的に安定化するための水素アニール処理を
初めに施し、その後に、アルミ系金属による配線層を形
成する。また、本発明では、この水素アニール処理後の
工程は全て、この水素アニール処理の温度より低い温度
の下で行う。
装置の製造方法では、ゲート酸化膜あるいはフィールド
酸化膜等の絶縁膜とシリコン基板等の半導体基板との界
面領域を電気的に安定化するための水素アニール処理を
初めに施し、その後に、アルミ系金属による配線層を形
成する。また、本発明では、この水素アニール処理後の
工程は全て、この水素アニール処理の温度より低い温度
の下で行う。
【００４９】このために、水素アニール処理の温度を高
くしたり処理時間を長くしてもアルミヒロックのような
問題は皆無になる。そして、半導体装置にシリコン窒化
膜のような水素透過阻止力の高い材料があっても、上記
界面領域の電気的安定化が容易に行えるようになる。こ
のために、信頼性の高い半導体装置の製造が容易にな
る。
くしたり処理時間を長くしてもアルミヒロックのような
問題は皆無になる。そして、半導体装置にシリコン窒化
膜のような水素透過阻止力の高い材料があっても、上記
界面領域の電気的安定化が容易に行えるようになる。こ
のために、信頼性の高い半導体装置の製造が容易にな
る。
【００５０】また、本発明の半導体装置の製造方法で
は、アルミ系配線層の形成後に水素アニール処理より低
い温度での合金化の処理を行う。このようにして、アル
ミ系配線層の下層に位置することになる導電層（拡散層
も含むものとする）との間の合金化を行い、その間の電
気抵抗を低減することになる。
は、アルミ系配線層の形成後に水素アニール処理より低
い温度での合金化の処理を行う。このようにして、アル
ミ系配線層の下層に位置することになる導電層（拡散層
も含むものとする）との間の合金化を行い、その間の電
気抵抗を低減することになる。
【図１】本発明の第１の実施の形態を説明するための概
略工程フロー図である。
略工程フロー図である。
【図２】本発明の第２の実施の形態を説明するための概
略工程フロー図である。
略工程フロー図である。
【図３】本発明を適用するための半導体装置の断面図で
ある。
ある。
【図４】従来を技術を説明するための概略工程フロー図
である。
である。
１ シリコン基板 ２ フィールド酸化膜 ３，３ａ ワード線 ４ ゲート酸化膜 ５ 容量用拡散層 ６ ビット線用拡散層 ７ 第１の層間絶縁膜 ８ 容量用コンタクト孔 ９ 蓄積電極 １０ 容量絶縁膜 １１ プレート電極 １２ 第２の層間絶縁膜 １３ 第１配線層 １４ 第３の層間絶縁膜 １５ 第２配線層 １６ パッシベーション膜
Claims (7)
- 【請求項１】 半導体装置の製造工程において、アルミ
系金属による配線層の形成工程の以前に水素アニール処
理を施すことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記水素アニール処理で半導体基板と絶
縁膜との界面領域を電気的に安定化させ、前記配線層形
成後において前記水素アニール処理の温度より低い温度
での熱処理を施し前記アルミ系金属と他の導電層との間
で合金化させることを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 アルミ系金属で構成される多層配線層を
有する半導体装置の製造工程において、第１配線層上に
層間絶縁膜を形成した後に水素アニール処理を施し、前
記水素アニール処理の工程後に第２配線層を形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第２配線層形成後において、前記水
素アニール処理の温度より低い温度での熱処理を施し前
記第２配線層と他の導電層との間で合金化させることを
特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 半導体装置の製造工程において、半導体
素子の構成材料となる水素透過阻止力の高い物質を形成
した後に前記水素アニール処理を施すことを特徴とする
請求項１から請求項４のうち１つの請求項に記載の半導
体装置の製造方法。 - 【請求項６】 前記水素透過阻止力の高い物質がシリコ
ン窒化膜あるいはシリコンオキシナイトライド膜である
ことを特徴とする請求項５記載の半導体装置の製造方
法。 - 【請求項７】 前記水素アニール処理の工程後の全ての
工程での温度が、前記水素アニール処理での温度よりも
低くなることを特徴とする請求項１から請求項６のうち
１つの請求項に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10181054A JP2000021892A (ja) | 1998-06-26 | 1998-06-26 | 半導体装置の製造方法 |
| TW088109049A TW413854B (en) | 1998-06-26 | 1999-06-01 | Manufacturing method for semiconductor device with effective hydrogen passivation |
| US09/325,728 US6194311B1 (en) | 1998-06-26 | 1999-06-04 | Method for manufacturing semiconductor device capable of effectively carrying out hydrogen passivation |
| CN99109234A CN1127125C (zh) | 1998-06-26 | 1999-06-23 | 能有效进行氢钝化的半导体器件的制造方法 |
| KR1019990024149A KR100320891B1 (ko) | 1998-06-26 | 1999-06-25 | 수소 패시베이션의 효과적 수행이 가능한 반도체 디바이스의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10181054A JP2000021892A (ja) | 1998-06-26 | 1998-06-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000021892A true JP2000021892A (ja) | 2000-01-21 |
Family
ID=16093980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10181054A Pending JP2000021892A (ja) | 1998-06-26 | 1998-06-26 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6194311B1 (ja) |
| JP (1) | JP2000021892A (ja) |
| KR (1) | KR100320891B1 (ja) |
| CN (1) | CN1127125C (ja) |
| TW (1) | TW413854B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020068569A (ko) * | 2001-02-21 | 2002-08-28 | 동부전자 주식회사 | 반도체 장치의 다층 배선 제조 방법 |
| JP2003151917A (ja) * | 2001-11-09 | 2003-05-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| CN103035660A (zh) * | 2011-09-30 | 2013-04-10 | 索尼公司 | 半导体器件和半导体器件制造方法 |
| JP2014213575A (ja) * | 2013-04-26 | 2014-11-17 | キヤノン株式会社 | 液体吐出ヘッドの製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0996160A1 (en) | 1998-10-12 | 2000-04-26 | STMicroelectronics S.r.l. | Contact structure for a semiconductor device |
| IT1314025B1 (it) * | 1999-11-10 | 2002-12-03 | St Microelectronics Srl | Processo per sigillare selettivamente elementi capacitoriferroelettrici compresi in celle di memorie non volatili integrate su |
| US20050009209A1 (en) * | 1999-11-10 | 2005-01-13 | Stmicroelectronics S.R.L. | Process for selectively sealing ferroelectric capactive elements incorporated in semiconductor integrated non-volatile memory cells |
| AUPQ975900A0 (en) * | 2000-08-30 | 2000-09-21 | Unisearch Limited | A process for the fabrication of a quantum computer |
| EP1207558A1 (en) * | 2000-11-17 | 2002-05-22 | STMicroelectronics S.r.l. | Contact structure for ferroelectric memory device |
| CN100433296C (zh) * | 2001-04-19 | 2008-11-12 | St微电子公司 | 半导体集成器件的接触装置 |
| CN103646916B (zh) * | 2013-11-28 | 2016-03-23 | 上海华力微电子有限公司 | 改善hdp psg工艺的方法及金属沉积前的介电质层制造方法 |
| CN111863611B (zh) * | 2020-07-30 | 2022-02-08 | 广州粤芯半导体技术有限公司 | 半导体器件的制备方法 |
| CN115376890A (zh) * | 2020-08-11 | 2022-11-22 | 广州粤芯半导体技术有限公司 | 半导体器件的制备方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151007A (en) * | 1977-10-11 | 1979-04-24 | Bell Telephone Laboratories, Incorporated | Hydrogen annealing process for stabilizing metal-oxide-semiconductor structures |
| JPH0740587B2 (ja) * | 1985-12-26 | 1995-05-01 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JPS62174947A (ja) | 1986-01-28 | 1987-07-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS648633A (en) * | 1987-07-01 | 1989-01-12 | Hitachi Ltd | Semiconductor device |
| JPH01276742A (ja) | 1988-04-28 | 1989-11-07 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0462974A (ja) | 1990-06-30 | 1992-02-27 | Fuji Xerox Co Ltd | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| DE69213094T2 (de) * | 1991-05-08 | 1997-03-06 | Philips Electronics Nv | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Kondensator mit einem ferroelektrischen Dieletrikum und Halbleiteranordnung mit einem derartigen Kondensator |
| EP0736905B1 (en) * | 1993-08-05 | 2006-01-04 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having capacitor and manufacturing method thereof |
| JP2875733B2 (ja) * | 1994-02-15 | 1999-03-31 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JPH08167605A (ja) * | 1994-12-15 | 1996-06-25 | Mitsubishi Electric Corp | シリコン窒化膜の製造方法 |
| JP2751906B2 (ja) * | 1996-01-17 | 1998-05-18 | 日本電気株式会社 | 容量素子の形成方法 |
| US5716875A (en) * | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
| US5830575A (en) * | 1996-09-16 | 1998-11-03 | Sandia National Laboratories | Memory device using movement of protons |
| US5972765A (en) * | 1997-07-16 | 1999-10-26 | International Business Machines Corporation | Use of deuterated materials in semiconductor processing |
-
1998
- 1998-06-26 JP JP10181054A patent/JP2000021892A/ja active Pending
-
1999
- 1999-06-01 TW TW088109049A patent/TW413854B/zh not_active IP Right Cessation
- 1999-06-04 US US09/325,728 patent/US6194311B1/en not_active Expired - Lifetime
- 1999-06-23 CN CN99109234A patent/CN1127125C/zh not_active Expired - Fee Related
- 1999-06-25 KR KR1019990024149A patent/KR100320891B1/ko not_active IP Right Cessation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020068569A (ko) * | 2001-02-21 | 2002-08-28 | 동부전자 주식회사 | 반도체 장치의 다층 배선 제조 방법 |
| JP2003151917A (ja) * | 2001-11-09 | 2003-05-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| CN103035660A (zh) * | 2011-09-30 | 2013-04-10 | 索尼公司 | 半导体器件和半导体器件制造方法 |
| JP2013077711A (ja) * | 2011-09-30 | 2013-04-25 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| US9865639B2 (en) | 2011-09-30 | 2018-01-09 | Sony Corporation | Semiconductor device and semiconductor-device manufacturing method |
| CN108110023A (zh) * | 2011-09-30 | 2018-06-01 | 索尼公司 | 半导体器件和电子器件 |
| US10586823B2 (en) | 2011-09-30 | 2020-03-10 | Sony Corporation | Semiconductor device and semiconductor-device manufacturing method |
| JP2014213575A (ja) * | 2013-04-26 | 2014-11-17 | キヤノン株式会社 | 液体吐出ヘッドの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000006450A (ko) | 2000-01-25 |
| KR100320891B1 (ko) | 2002-02-06 |
| CN1127125C (zh) | 2003-11-05 |
| TW413854B (en) | 2000-12-01 |
| CN1241028A (zh) | 2000-01-12 |
| US6194311B1 (en) | 2001-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8580666B2 (en) | Methods of forming conductive contacts | |
| US6177338B1 (en) | Two step barrier process | |
| US6794238B2 (en) | Process for forming metallized contacts to periphery transistors | |
| US6852579B2 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| JP2000021892A (ja) | 半導体装置の製造方法 | |
| US20040089891A1 (en) | Semiconductor device including electrode or the like having opening closed and method of manufacturing the same | |
| JP2002124649A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR100524965B1 (ko) | 금속 플러그의 산화를 방지할 수 있는 캐패시터 및 그제조방법 | |
| JP4211014B2 (ja) | 半導体装置の製造方法 | |
| US6054360A (en) | Method of manufacturing a semiconductor memory device with a stacked capacitor wherein an electrode of the capacitor is shaped using a high melting point metal film | |
| JP2003017497A (ja) | 半導体装置の製造方法 | |
| US6900118B2 (en) | Method for preventing contact defects in interlayer dielectric layer | |
| US20040245635A1 (en) | Methods for forming contacts in semiconductor devices having local silicide regions and semiconductor devices formed thereby | |
| KR100737255B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100370130B1 (ko) | 반도체 소자의 제조방법 | |
| KR100605231B1 (ko) | 반도체 소자의 엠아이엠 캐패시터 형성방법 | |
| US6117768A (en) | Void-free tungsten-plug contact for ULSI interconnection | |
| KR100308369B1 (ko) | 집적회로용 캐패시터구조 및 그 제조 방법 | |
| KR100542498B1 (ko) | 반도체 소자의 엠아이엠 캐패시터 형성방법 | |
| KR19990072569A (ko) | 반도체장치및그제조방법 | |
| JPH113890A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04282832A (ja) | 半導体装置の平坦化方法および半導体装置 | |
| JP2001320032A (ja) | 半導体装置およびその製造方法 | |
| KR20000027569A (ko) | 반도체 소자의 제조 방법 | |
| KR20060039641A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011127 |