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JP2002190580A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Publication number
JP2002190580A
JP2002190580A JP2000386673A JP2000386673A JP2002190580A JP 2002190580 A JP2002190580 A JP 2002190580A JP 2000386673 A JP2000386673 A JP 2000386673A JP 2000386673 A JP2000386673 A JP 2000386673A JP 2002190580 A JP2002190580 A JP 2002190580A
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JP
Japan
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film
layer
forming
electrode film
contact hole
Prior art date
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Pending
Application number
JP2000386673A
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English (en)
Inventor
Yoshikazu Tokimine
美和 常峰
Yasutoshi Okuno
泰利 奥野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Panasonic Holdings Corp
Original Assignee
Mitsubishi Electric Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp, Matsushita Electric Industrial Co Ltd filed Critical Mitsubishi Electric Corp
Priority to JP2000386673A priority Critical patent/JP2002190580A/ja
Priority to US09/897,038 priority patent/US6501113B2/en
Publication of JP2002190580A publication Critical patent/JP2002190580A/ja
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Abstract

(57)【要約】 【課題】 キャパシタ上部電極膜に配線を接続するため
のコンタクトホールを形成する際のオーバエッチングを
防止する。 【解決手段】 上部電極膜９はサイドウォール１０を通
じて導体層１４の上面の一部に電気的に接続される。導
体層１４の上面のうち別の部位に開口する上部コンタク
トホール３３を通じて、配線２０が導体層１４へ接続さ
れている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、高誘電体膜を用
いたキャパシタ（容量素子）を有するＤＲＡＭ（Dynami
c Random Access Memory）あるいは強誘電体膜を用いた
キャパシタを有するＳＲＡＭ（Static Random Access M
emory）に好適な半導体装置、およびその製造方法に関
する。
【０００２】
【従来の技術】はじめに、本明細書で用いる名称につい
て説明する。本明細書において、貴金属とは、金、銀、
および白金族（Ｒｕ，Ｒｈ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ）
から成る群に属する金属を指す。
【０００３】記憶情報のランダムな入出力が可能な半導
体記憶装置として、従来よりＤＲＡＭが知られている。
一般にＤＲＡＭは、多数の記憶情報を蓄積する記憶領域
であるメモリセルアレイと、外部との入出力に必要な周
辺回路とを有している。半導体チップの中で大きな面積
を占めるメモリセルアレイには、メモリセルの群がマト
リクス状に配置されている。
【０００４】単位記憶情報を蓄積するための１個のメモ
リセルとして、１個のＭＯＳ（Metal Oxide Semiconduc
tor)トランジスタと、これに接続された１個のキャパシ
タとを有したタイプのものが知られている。このような
メモリセルは、１トランジスタ１キャパシタ型のメモリ
セルと称されている。このタイプのメモリセルは、構成
が簡単であるので、メモリセルアレイの集積度を向上さ
せることが容易であるため、大容量のＤＲＡＭにおいて
広く用いられている。
【０００５】また、ＤＲＡＭのメモリセルは、キャパシ
タ構造によっていくつかのタイプに分類される。その一
つとして、スタックトキャパシタと称されるものが知ら
れている。スタックトキャパシタでは、キャパシタの主
要部をゲート電極の上、あるいはフィールド酸化膜の上
にまで延在させることによって、キャパシタの電極間の
対向面積を大きく確保している。
【０００６】スタックトキャパシタは、このような特徴
を有するため、半導体記憶装置の集積化に伴い素子が微
細化された場合でも、キャパシタ容量を確保することが
可能となる。このため、半導体記憶装置の高集積化に伴
って、スタックトキャパシタが多く用いられるようにな
ってきた。
【０００７】しかしながら、素子が微細化されるのにと
もない、スタックトキャパシタは半導体基板の上方に、
より高く形成されなければならない。この方法で所要の
キャパシタ容量を確保することは、近年における素子の
微細化の進展にともなって、もはや困難になりつつあ
る。この状況は、他の代表的な３次元キャパシタ構造で
あるトレンチキャパシタあるいは円筒型キャパシタでも
同様である。
【０００８】そこで、キャパシタ容量を増大させるため
に、キャパシタ誘電体膜として、ＢＳＴ（チタン酸バリ
ウムストロンチウム）等の高誘電率材料からなる誘電体
膜を使用する試みがなされている。図２８はキャパシタ
誘電体膜としてＢＳＴ等の高誘電率材料を用いたＤＲＡ
Ｍのメモリセルの一部を示す断面図である。この半導体
装置１５０は、半導体基板１、下部絶縁層２、導体プラ
グ３、バリアメタル５、下部電極膜６、サイドウォール
７、誘電体膜８、上部電極膜９、上部絶縁層１１、バリ
アメタル６０、および配線２０を備えている。下部電極
膜６および上部電極膜９の材料として白金が用いられ、
バリアメタル５および６０の材料として窒化チタンが用
いられている。誘電体膜８はＢＳＴ誘電体膜として形成
され、配線２０はアルミニウム配線である。また、下部
絶縁層２および上部絶縁層１１は、層間絶縁膜として形
成されている。
【０００９】半導体装置１５０は、メモリセルが有する
キャパシタ電極膜の材料として、多結晶シリコンではな
く白金等の貴金属が使用されている点において、それ以
前のＤＲＡＭとは特徴的に異なっている。半導体装置１
５０以前のＤＲＡＭでは、キャパシタ誘電体膜として、
シリコンを熱酸化して得られる酸化シリコン膜、あるい
はＣＶＤ（化学気相成長）によって形成された窒化シリ
コン膜が用いられていた。これらは何れもシリコンの化
合物であるため、多結晶シリコンを材料とする下部電極
膜の上に容易に形成することができた。
【００１０】しかしながら、ＢＳＴ（チタン酸バリウム
ストロンチウム）等の高誘電率材料からなる誘電体膜を
多結晶シリコン膜の上に形成しようとすると、電気化学
的に卑である多結晶シリコン膜が容易に酸化され、ＢＳ
Ｔからなる誘電体膜と多結晶シリコンからなる下部電極
膜との間の界面に、シリコン酸化膜が形成される。この
シリコン酸化膜は、誘電率が低いためキャパシタの静電
容量の大幅な低下をもたらす。
【００１１】半導体装置１５０では、これを防ぐため
に、電気化学的に貴で耐酸化性の高い白金等の貴金属
が、上部電極膜６および下部電極膜９に用いられる。さ
らに、上部電極膜６および下部電極膜９と、これらに電
気的に接続されているシリコンまたはアルミニウムを主
成分とする導電材料との界面での、シリコンと白金間お
よびアルミニウムと白金間の元素の相互拡散を防止する
ために、導電性のバリアメタル（拡散防止膜）５，６０
が界面に介在している。
【００１２】
【発明が解決しようとする課題】半導体装置１５０の製
造プロセスでは、白金等の貴金属からなる上部電極膜９
を覆う上部絶縁層１１にエッチングを施すことにより、
コンタクトホール６１を形成し、このコンタクトホール
６１を通じて上部電極膜９と配線２０とを電気的に接続
する必要があった。このエッチング工程において、薄く
形成される上部電極膜９の上面が露出した段階でエッチ
ングが停止し、オーバエッチングが生じないように、エ
ッチングの条件を精度良く制御するのは容易ではないと
いう問題点があった。さらに、コンタクトホール６１の
底部付近に、レジスト膜の成分と白金とから成る再付着
膜１２が形成されるという問題点があった。レジスト膜
の成分と白金とから成る再付着膜１２は、化学的に安定
であり、かつコンタクトホール６１の内壁面の底部付近
に付着するため、除去することが困難である。再付着膜
１２はコンタクト抵抗を増大させる要因となる。
【００１３】以上のような問題点を解消するために、上
部電極膜９の上面にエッチングストッパ層（図示を略す
る）を形成したキャパシタ構造を想定することが可能で
ある。しかし、この構造ではエッチングストッパ層を必
要な程度に厚く設定すると、実効的なキャパシタ高さが
大きくなる。その結果、キャパシタを有するメモリセル
アレイと、キャパシタを有しない周辺回路との間で、絶
対段差が大きくなるという問題点があった。また、上部
電極膜９の材料をパターニングすることにより上部電極
膜９を形成する際に、エッチングストッパ層と誘電体膜
８とを含む３層構造の複合膜にエッチングを施す必要が
ある。その結果、上部電極膜９の微細加工が容易でなく
なるという問題点があった。
【００１４】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、エッチングス
トッパ層を設けることなく、コンタクトホール形成の際
のオーバエッチングを防止するとともに、再付着膜の発
生をも防止することのできる半導体装置およびその製造
方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】第１の発明の装置は、半
導体装置であって、主面を有する半導体基板と、前記半
導体基板の前記主面の上に形成された絶縁層と、前記絶
縁層の中に埋設された下部電極膜と、前記絶縁層の中に
埋設され、前記下部電極膜を覆う誘電体膜と、前記絶縁
層の中に埋設され、前記誘電体膜を挟んで前記下部電極
膜に対向する上部電極膜と、前記絶縁層に選択的に形成
された下部コンタクトホールを通じて前記下部電極膜と
前記半導体基板とを電気的に接続する導体プラグと、前
記絶縁層の中に埋設され、上面の一部である第１部位に
おいて前記上部電極膜に電気的に接続される導体層と、
前記絶縁層の上に配設されるとともに、前記絶縁層に選
択的に形成された上部コンタクトホールを通じて、前記
導体層の前記上面のうち前記第１部位とは異なる別の一
部である第２部位に接続された配線と、を備える。
【００１６】第２の発明の装置では、第１の発明の半導
体装置において、前記導体プラグが別の導体層を含んで
おり、前記別の導体層と前記導体層とが互いに、前記半
導体基板の前記主面から同一高さであり、同一厚さであ
り、かつ同一材料で形成されている。
【００１７】第３の発明の装置では、第１の発明の半導
体装置において、前記下部電極膜と前記導体層とが互い
に、前記半導体基板の前記主面から同一高さで、同一厚
さで、かつ同一材料で形成されている。
【００１８】第４の発明の装置は、第１ないし第３のい
ずれかの発明の半導体装置において、前記上部電極膜と
前記誘電体膜との側壁面に形成された導電性のサイドウ
ォールを、さらに備え、前記サイドウォールが前記導体
層の前記第１部位に接続されている。
【００１９】第５の発明の装置は、第１ないし第３のい
ずれかの発明の半導体装置において、前記誘電体膜が、
前記導体層の前記第１部位を覆っており、かつ前記第１
部位を覆っている部分において化学的に導体化してお
り、前記導体層の前記第１部位が、前記誘電体膜の導体
化した前記部分を通じて前記上部電極膜に電気的に接続
されている。
【００２０】第６の発明の装置では、第１ないし第５の
いずれかの発明の半導体装置において、前記下部電極膜
および前記上部電極膜の材料が、貴金属を有する。
【００２１】第７の発明の製造方法は、半導体装置の製
造方法であって、(a) 主面を有する半導体基板を準備す
る工程と、(b) 上面から下面までを貫通する下部コンタ
クトホールと、少なくとも上面に開口する開口部とが選
択的に形成され、前記下部コンタクトホールには導体プ
ラグが埋設され、前記開口部には導体層が埋設された下
部絶縁層を、前記半導体基板の上に形成する工程と、
(c) 第１導電体材料膜を前記下部絶縁層の上に形成する
工程と、(d) 前記第１導電体材料膜をパターニングする
ことによって、前記導体プラグに電気的に接続されるよ
うに下部電極膜を形成する工程と、(e) 前記下部電極膜
を覆う誘電体膜と、当該誘電体膜を覆う上部電極膜と
を、形成するとともに、前記上部電極膜を、前記導体層
の上面のうちの一部である第１部位に電気的に接続する
工程と、(f) 前記上部電極膜、前記導体層、および前記
下部絶縁層を覆う上部絶縁層を形成する工程と、(g) 前
記導体層の前記上面のうち前記第１部位とは異なる別の
一部である第２部位において開口するように、前記上部
絶縁層に上面から下面まで貫通する上部コンタクトホー
ルを、エッチングによって選択的に形成する工程と、
(h) 前記上部コンタクトホールに埋設されるとともに前
記上部絶縁層の上に配設される配線を形成する工程と、
を備える。
【００２２】第８の発明の製造方法は、半導体装置の製
造方法であって、(a) 主面を有する半導体基板を準備す
る工程と、(b) 上面から下面までを貫通する下部コンタ
クトホールが選択的に形成され、前記下部コンタクトホ
ールには導体プラグが埋設された下部絶縁層を、前記半
導体基板の上に形成する工程と、(c) 第１導電体材料膜
を、前記導体プラグの上および前記下部絶縁層の上に形
成する工程と、(d) 前記第１導電体材料膜をパターニン
グすることによって、前記導体プラグに電気的に接続さ
れる下部電極膜を形成すると同時に前記下部絶縁層の上
に前記下部電極膜から離れた導体層を形成する工程と、
(e) 前記下部電極膜を覆う誘電体膜と、当該誘電体膜を
覆う上部電極膜とを、形成するとともに、前記上部電極
膜を、前記導体層の上面のうちの一部である第１部位に
電気的に接続する工程と、(f) 前記上部電極膜、前記導
体層、および前記下部絶縁層を覆う上部絶縁層を形成す
る工程と、(g) 前記導体層の前記上面のうち前記第１部
位とは異なる別の一部である第２部位において開口する
ように、前記上部絶縁層に上面から下面まで貫通する上
部コンタクトホールを、エッチングによって選択的に形
成する工程と、(h)前記上部コンタクトホールに埋設さ
れるとともに前記上部絶縁層の上に配設される配線を形
成する工程と、を備える。
【００２３】第９の発明の製造方法では、第７の発明の
半導体装置の製造方法において、前記工程(b) が、(b-
1) 前記半導体基板の上に前記下部絶縁層のもとになる
絶縁体材料層を形成する工程と、(b-2) 前記絶縁体材料
層に、エッチングを施すことにより、前記下部コンタク
トホールと、前記開口部とを、いずれも上面から下面ま
でを貫通するように選択的に形成する工程と、(b-3) 前
記下部コンタクトホールと前記開口部とを埋めるよう
に、第１導電体材料層を形成する工程と、(b-4) 前記第
１導電体材料層にエッチングを施すことにより、その上
面を、下部コンタクトホールと前記開口部との内部にま
で後退させる工程と、(b-5) 前記工程(b-4)の後に、前
記下部コンタクトホールと前記開口部とを埋め、前記絶
縁体材料層の上を覆うように、第２導電体材料層を形成
する工程と、(b-6) 前記第２導電体材料層の上面を後退
させ、前記絶縁体材料層の上面と一致させる工程と、を
備える。
【００２４】第１０の発明の製造方法では、第７の発明
の半導体装置の製造方法において、前記工程(b) が、(b
-1) 前記半導体基板の上に第１絶縁体材料層を形成する
工程と、(b-2) 前記第１絶縁体材料層に、エッチングを
施すことにより、前記下部コンタクトホールの一部とな
る第１下部コンタクトホールを、上面から下面までを貫
通するように選択的に形成する工程と、(b-3) 前記第１
下部コンタクトホールを埋め、前記第１絶縁体材料層の
上を覆うように、第１導電体材料層を形成する工程と、
(b-4) 前記第１導電体材料層の上面を後退させ、前記第
１絶縁体材料層の上面に一致させる工程と、(b-5) 前記
工程(b-4) の後に、前記第１導電体材料層の上面および
前記第１絶縁体材料層の上面を覆うように第２絶縁体材
料層を形成する工程と、(b-6) 前記第２絶縁体材料層に
エッチングを施すことにより、前記第１下部コンタクト
ホールに連結し前記下部コンタクトホールの一部となる
第２下部コンタクトホールと、前記開口部とを、いずれ
も上面から下面までを貫通するように選択的に形成する
工程と、(b-7) 前記第２下部コンタクトホールと前記開
口部とを埋め、前記第２絶縁体材料層の上を覆うよう
に、第２導電体材料層を形成する工程と、(b-8) 前記第
２導電体材料層の上面を後退させ、前記第２絶縁体材料
層の上面と一致させる工程と、を備える。
【００２５】第１１の発明の製造方法では、第７ないし
第１０のいずれかの発明の半導体装置の製造方法におい
て、前記工程(e) が、(e-1) 前記下部絶縁層の上面、前
記下部電極膜、および前記導体層を覆うように、誘電体
材料膜を形成する工程と、(e-2) 前記誘電体材料膜の上
に第２導電体材料膜を形成する工程と、(e-3) 前記誘電
体材料膜および前記第２導電体材料膜をパターニングす
ることにより、前記下部電極膜を覆う前記誘電体膜と、
当該誘電体膜を覆う前記上部電極膜とを、これらの側壁
面が前記導体層の前記第１部位に隣接するように形成す
る工程と、(e-4)前記上部電極膜、前記導体層、および
前記下部絶縁層を覆う第３導電体材料膜を形成する工程
と、(e-5) 前記第３導電体材料膜にエッチングを施すこ
とにより、前記導体層の前記第１部位を覆うとともに当
該第１部位に隣接する前記上部電極膜および前記誘電体
膜の前記側壁面を覆うサイドウォールを残して、前記第
３導電体材料膜を除去する工程と、を備える。
【００２６】第１２の発明の製造方法では、第７ないし
第１０のいずれかの発明の半導体装置の製造方法におい
て、前記工程(e) が、(e-1) 前記下部絶縁層の上面、前
記下部電極膜、および前記導体層を覆うように、誘電体
材料膜を形成する工程と、(e-2) 前記誘電体材料膜の上
に第２導電体材料膜を形成する工程と、(e-3) 前記誘電
体材料膜および前記第２導電体材料膜をパターニングす
ることにより、前記下部電極膜を覆う前記誘電体膜と、
当該誘電体膜を覆う前記上部電極膜とを、前記導体層の
前記第１部位をも覆うように形成する工程と、(e-4) 前
記工程(e-1) から前記工程(e-3)のいずれかの中、また
は前記工程(e-3)の後に、加熱を行う工程と、を備え、
前記誘電体材料膜のうち前記導体層を覆う部分が前記導
体層の還元作用により導体化するように、前記導体層の
材料と前記誘電体材料膜の材料とが選択されており、前
記工程(e-4) によって、前記誘電体材料膜または前記誘
電体膜のうち、前記導体層を覆う部分が導体化される。
【００２７】第１３の発明の製造方法では、第７ないし
第１２のいずれかの発明の半導体装置の製造方法におい
て、前記下部電極膜および前記上部電極膜に、貴金属を
有する材料が用いられる。
【００２８】
【発明の実施の形態】実施の形態１． （装置の構成）図１は、本発明の実施の形態１による半
導体装置の一部を示す縦断面図である。この半導体装置
１０１は、ＤＲＡＭとして形成されており、図１は、そ
のメモリセルが有するキャパシタおよびその周辺部を描
いている。なお、以下の図において、図２８に示した従
来技術による装置と同一部分または相当部分（同一の機
能をもつ部分）については、同一符号を付して対応関係
を明確にしている。
【００２９】半導体装置１０１は、主面を有する半導体
基板１、半導体基板１の主面の上に形成された層間絶縁
膜としての下部絶縁層２、およびその上に形成された層
間絶縁膜としての上部絶縁膜１１を備えている。半導体
基板１には、従来の半導体装置１５０と同様に、ＭＯＳ
トランジスタ、およびシリコン酸化膜等を材料とする素
子分離領域（いずれも図示を略する）が作り込まれてい
る。下部絶縁層２には、下部コンタクトホール３１およ
び開口部３２が選択的に形成されている。下部コンタク
トホール３１および開口部３２は、いずれも下部絶縁層
２の上面から下面までを貫通している。例えば、半導体
基板１にはシリコン基板が用いられ、下部絶縁層２およ
び上部絶縁層１１はシリコン酸化物層として形成され
る。
【００３０】下部コンタクトホール３１には、ポリシリ
コンプラグ３、および窒化チタンプラグである導体層４
が埋設され、開口部３２には、ポリシリコン層１３およ
び導体層１４が埋設されている。ポリシリコンプラグ３
とポリシリコン層１３は、不純物がドープされており、
導体として機能する。導体層１４は、導体層４と同じ材
料、すなわち窒化チタン（ＴｉＮ）から成る。
【００３１】ポリシリコンプラグ３とポリシリコン層１
３は、半導体基板１の主面に接続され、互いに同一の厚
さに形成されている。導体層４と導体層１４とは、それ
ぞれポリシリコンプラグ３とポリシリコン層１３の上に
形成され、互いに同一の厚さに形成されている。したが
って、ポリシリコンプラグ３とポリシリコン層１３は、
同一の工程で同時に形成することが可能であり、同様に
導体層４と導体層１４は、同一の工程で同時に形成する
ことが可能である。
【００３２】上部絶縁層１１には、下部電極膜６、サイ
ドウォール７、誘電体膜８、上部電極膜９およびサイド
ウォール１０を有するキャパシタが埋設されている。下
部電極膜６は下部コンタクトホール３１の上方に形成さ
れており、窒化チタンで形成されるバリアメタル５を通
じて、導体層４へ接続されている。サイドウォール７は
導電体であり、バリアメタル５と下部電極膜６の側壁面
の上に形成されている。下部電極膜６およびサイドウォ
ール７の材料は白金である。窒化チタンを材料とする導
体層４は、下部電極膜６に対するバリアメタルとして機
能し、同じく窒化チタンを材料とするバリアメタル５
は、下部電極膜６に対する密着層としても機能する。
【００３３】誘電体膜８は、高誘電体であるＢＳＴから
成り、下部電極膜６およびサイドウォール７を覆ってい
る。上部電極膜９は、誘電体膜８を挟んで下部電極膜６
に対向している。サイドウォール１０は、導電体であ
り、上部電極膜９および誘電体膜８の側壁面の上に形成
されている。上部電極膜９およびサイドウォール１０の
材料は白金である。誘電体膜８および上部電極膜９は、
導体層１４の上面に達するように延びている。それによ
り、サイドウォール１０は、導体層１４の上面の一部
（第１部位と称する）に接続されている。すなわち、上
部電極膜９は、サイドウォール１０を通じて導体層１４
の上面に接続されている。導体層１４は、サイドウォー
ル１０に対するバリアメタルとしての機能をも兼ねてい
る。
【００３４】上部絶縁層１１の上には配線２０が配設さ
れている。配線２０は、アルミニウムを主成分とする配
線、すなわちアルミニウム配線である。上部絶縁層１１
には、導体層１４の上面のうち、上記した第１部位とは
異なる一部（第２部位と称する）に開口する上部コンタ
クトホール３３が選択的に形成されている。上部コンタ
クトホール３３は、上部絶縁層１１を、その上面から下
面まで貫通している。上部コンタクトホール３３には、
配線２０の一部が埋設されており、それにより配線２０
が導体層１４の第２部位に接続されている。
【００３５】（装置の製造方法）図２〜図１４は、半導
体装置１０１の製造方法を示す製造工程図である。半導
体装置１０１を製造するには、図２の工程がはじめに実
行される。図２の工程では、まず半導体基板１が準備さ
れる。半導体基板１には、従来の半導体装置１５０の製
造工程と同様の工程を経ることにより、素子分離酸化
膜、活性領域およびトランジスタ等（いずれも図示しな
い）のキャパシタ下部構造が形成される。
【００３６】その後、半導体基板１の主面の上に、下部
絶縁層２のもとになる絶縁体材料層が形成される。絶縁
体材料層の材料は、例えばシリコン酸化物である。つづ
いて、絶縁体材料層にエッチングを施すことにより、下
部コンタクトホール３１と開口部３２とが、いずれも上
面から下面までを貫通するように選択的に形成される。
これにより下部絶縁層２が形成される。つぎに、下部コ
ンタクトホール３１と開口部３２とを埋めるように、ポ
リシリコン層３Ａ，１３Ａが形成される。ポリシリコン
層３Ａ，１３Ａには不純物がドープされている。
【００３７】つぎの図３の工程は、ポリシリコン層３
Ａ，１３Ａにエッチングを施すことにより、その上面を
下部コンタクトホール３１と開口部３２との内部にまで
後退させる。これにより、ポリシリコンプラグ３および
ポリシリコン層１３が形成される。ポリシリコンプラグ
３およびポリシリコン層１３の後退深さは、下部絶縁層
２の厚さ、導体層４および導体層１４を形成する後続す
る工程にも依存するが、例えば５０ｎｍ〜３００ｎｍに
設定される。
【００３８】つづく図４の工程では、下部コンタクトホ
ール３１と開口部３２とを埋め、しかも下部絶縁層２の
上を覆うように、窒化チタン層である導電体材料層７４
が形成される。例えば、６００℃の成膜温度で、四塩化
チタンとアンモニアをソースガスとするＣＶＤを用いる
ことにより、導電体材料層７４が１００ｎｍの厚さで形
成される。つぎの図５の工程は、導電体材料層７４の上
面を後退させ、下部絶縁層２の上面に一致させる。これ
により、導体層４および導体層１４が形成される。導電
体材料層７４を後退させるには、例えば、塩素ガスを主
成分とするエッチングガスを用いたプラズマエッチング
を施すと良い。あるいは、ＣＭＰ（化学的機械的研磨）
を用いても良い。
【００３９】つづく図６の工程では、バリアメタル５の
もとになる窒化チタン膜５Ａ、および下部電極膜６のも
とになる白金膜６Ａが、下部絶縁層２の上に形成され
る。窒化チタン膜５Ａは、例えばアルゴンと窒素の混合
ガス雰囲気の下で、反応性スパッタ法を実行することに
より、２００℃の成膜温度で５０ｎｍの厚さに形成され
る。また、白金膜６Ａは、例えばアルゴン雰囲気の下で
スパッタ法を実行することにより３００℃の成膜温度で
１００ｎｍの厚さに形成される。
【００４０】つぎの図７の工程では、白金膜６Ａの上面
のうち、下部コンタクトホール３１の上方の部位に、レ
ジストパターン８０が形成される。つづく図８の工程で
は、レジストパターン８０を遮蔽体として用いて、エッ
チングを実行することにより、窒化チタン膜５Ａおよび
白金膜６Ａがパターニングされる。エッチングには、例
えば、塩素／アルゴンプラズマが使用される。パターニ
ングの結果、レジストパターン８０の直下に、バリアメ
タル５および下部電極膜６が形成される。バリアメタル
５は、導体層４の上面に一体的に連結する。その後、図
９の工程において、レジストパターン８０が除去され
る。レジストパターン８０は、例えば、酸素プラズマに
よりアッシングを行うことにより除去される。
【００４１】つぎの図１０の工程では、サイドウォール
７のもとになる白金膜７Ａが、下部絶縁層２の上面およ
び下部電極膜６を覆うように、形成される。白金膜７Ａ
は、例えばスパッタ法を用いて形成される。白金膜７Ａ
の厚さによって、上部電極膜９とサイドウォール７とを
含めた電極の幅が変化する。白金膜７Ａの厚さは、平坦
部で例えば３０ｎｍに設定される。
【００４２】つぎの図１１の工程では、白金膜７Ａをエ
ッチバックすることにより、バリアメタル５および下部
電極膜６の側壁面の上にサイドウォール７が形成され
る。つづく図１２の工程では、下部絶縁層２の上面、下
部電極膜６およびサイドウォール７を覆うように、ＢＳ
Ｔ膜８Ａおよび白金膜９Ａが形成される。これらの膜の
形成方法に制限はなく、例えばスパッタを用いることが
できる。下部電極膜６の側面部におけるカバレッジ不足
を補うために、ＢＳＴ膜８Ａは、平坦部において例えば
８０ｎｍの厚さとなるように形成される。
【００４３】つづく図１３では、ＢＳＴ膜８Ａおよび白
金膜９Ａをパターニングすることにより、下部電極膜６
およびサイドウォール７を覆う誘電体膜８および上部電
極膜９が形成される。このとき誘電体膜８および上部電
極膜９の側壁面が、導体層１４の上面のうち後工程でサ
イドウォール１０が形成される部位である第１部位に隣
接するように、パターニングが行われる。パターニング
には、例えば選択的エッチングが用いられる。その後、
上部電極膜９、導体層１４、および下部絶縁層２を覆う
ように、白金膜１０Ａが形成される。
【００４４】つづく図１４の工程では、白金膜１０Ａを
エッチバックすることにより、導体層１４の第１部位の
上、誘電体膜８の側壁面の上、および上部電極膜９の側
壁面の上にサイドウォール１０が形成される。
【００４５】つぎに図１へ戻って、上部絶縁層１１のも
とになる絶縁材料層（例えばシリコン酸化物層）が、上
部電極膜９、サイドウォール１０、導体層１４、および
下部絶縁層２を覆うように形成される。その後、導体層
１４の上面のうち第１部位とは異なる別の一部である第
２部位において開口するように、絶縁材料層に上面から
下面まで貫通する上部コンタクトホール３３が、エッチ
ングによって選択的に形成される。これにより、上部絶
縁層１１が形成される。つづいて、上部コンタクトホー
ル３３に埋設されるとともに上部絶縁層１１の上に配設
される配線２０が形成される。以上の工程を経ることに
より、半導体装置１０１が完成する。
【００４６】（装置の別の例）半導体装置１０１では、
導体層１４がポリシリコン層１３を通じて半導体基板１
に接続されている。これに対して、図１５の断面図に示
すように、導体層１４と半導体基板１との間を下部絶縁
層２によって絶縁することも可能である。図１５に示す
半導体装置１０１ａでは、下部絶縁層２が、絶縁層２１
と絶縁層２２とを含む２層構造を有している。ポリシリ
コンプラグ３は絶縁層２１を貫通する下部コンタクトホ
ール３５に埋設され、導体層４は絶縁層２２を貫通する
下部コンタクトホール３６に埋設されている。下部コン
タクトホール３５と下部コンタクトホール３６とは、あ
る限度内で互いの位置がずれていても支障がないが、互
いに連結するように形成される。導体層１４は、絶縁層
２２を貫通する開口部３７に埋設される。
【００４７】半導体装置１０１ａを製造するには、図２
〜図４の工程に代えて、図１６〜図１８の工程が実行さ
れる。図１６の工程では、はじめに図２の工程と同様
に、半導体基板１が準備され、さらにキャパシタ下部構
造が半導体基板１に形成される。その後、半導体基板１
の主面の上に、絶縁層２１のもとになる絶縁体材料層が
形成される。つづいて、絶縁体材料層にエッチングを施
すことにより、下部コンタクトホール３５が、上面から
下面までを貫通するように選択的に形成される。これに
より絶縁層２１が形成される。つぎに、下部コンタクト
ホール３５を埋め、絶縁層２１の上を覆うように、ポリ
シリコン層が形成される。ポリシリコン層には不純物が
ドープされている。その後、例えばエッチングまたはＣ
ＭＰを実行することにより、ポリシリコン層の上面を後
退させ、絶縁層２１の上面に一致させることにより、下
部コンタクトホール３５に埋設されるポリシリコンプラ
グ３が形成される。
【００４８】つぎの図１７の工程では、ポリシリコンプ
ラグ３の上面および絶縁層２１の上面を覆うように、絶
縁層２２のもとになる絶縁体材料層が形成される。つづ
く図１８の工程では、絶縁体材料層にエッチングを施す
ことにより、下部コンタクトホール３５に連結する下部
コンタクトホール３６と、開口部３７とが、いずれも絶
縁体材料層の上面から下面までを貫通するように選択的
に形成される。これにより絶縁層２２が形成される。つ
ぎに、下部コンタクトホール３６と開口部３７とを埋
め、絶縁層２２の上を覆うように、導電体材料層７４が
形成される。その後の工程は、図５〜図１４の工程と同
様である。
【００４９】（装置の利点）以上のように、半導体装置
１０１，１０１ａでは、導体層１４の上面の第１部位に
上部電極膜９が電気的に接続され、第２部位に上部コン
タクトホール３３を通じて配線２０が接続されることに
より、上部電極膜９と配線２０との間の電気的接続が実
現する。このため、上部コンタクトホール３３を上部電
極膜９の上に形成する従来技術とは異なり、上部コンタ
クトホール３３を形成する際のオーバエッチングに対す
る許容度が向上する。すなわち、装置の製造誤差を容易
に低く抑えることが可能となる。
【００５０】このことは、図１９と図２０に詳細に示さ
れる。図１９は、導体層１４が存在しない従来の半導体
装置１５０において、上部コンタクトホール３３を形成
するためのエッチング工程を示す工程図である。半導体
装置１５０では、エッチング条件の制御が十分高い精度
で行われないと、薄く形成される上部電極膜９の上面が
露出した段階でエッチングを停止させることができず、
図１９が示すようなオーバエッチングを生じる恐れがあ
る。これに対して、半導体装置１０１，１０１ａでは、
導体層１４の上に上部コンタクトホール３３を形成すれ
ばよいので、エッチング条件の精度が低くても、図２０
が示すように、オーバエッチングが導体層１４の中で停
止する。導体層１４は、上部電極膜９とは異なり、下部
絶縁層２の中に形成されるので、キャパシタを高くする
ことなく、十分な厚さに設定することが可能である。特
に、また導体層１４の厚さが一定であっても、上部絶縁
層１１に比べて導体層１４のエッチングレートが低くな
るように、上部絶縁層１１と導体層１４の材料を選択す
ることにより、エッチングに対する許容度をさらに増大
させることができる。
【００５１】さらに、上部電極膜９と導体層１４とがサ
イドウォール１０によって電気的に接続されるので、上
部電極膜９と導体層１４とを電気的に接続するのに、マ
スクパターンおよびその転写工程を要しない。すなわ
ち、簡単な工程で上部電極膜９上部電極膜と導体層１４
との電気的接続が実現する。
【００５２】また、半導体装置１０１，１０１ａでは、
下部電極膜６および上部電極膜９の材料として貴金属が
用いられるので、誘電体膜８にＢＳＴなどの高誘電体膜
を使用するのに適する。上部電極膜９の上に上部コンタ
クトホール３３を形成する必要がないので、上部電極膜
９の上にエッチングストッパがなくても付着膜１２（図
２８）の発生がなく、接続抵抗を低く抑えることができ
る。また、難加工性である貴金属の加工を行わずに寸法
精度の良い微細なコンタクト部を形成することが可能
で、より作り易く製造歩留まりの高いキャパシタを有す
る半導体装置が得られる。
【００５３】さらに、下部電極膜６とポリシリコンプラ
グ３の間に導体層４が介在するので、下部電極膜６とポ
リシリコンプラグ３の間での構成元素の相互拡散を防ぐ
ことができる。しかも、導体層４と導体層１４とが単一
の工程を通じて、同時に形成される。特に、半導体装置
１０１では、下部コンタクトホール３１と開口部３２と
が単一の工程で同時に形成されるので、製造工程がさら
に簡略である。
【００５４】実施の形態２．図２１は、本発明の実施の
形態２による半導体装置の一部を示す縦断面図である。
この半導体装置１０２は、半導体装置１０１，１０１ａ
と同様に、ＤＲＡＭとして形成されており、図２１は、
そのメモリセルが有するキャパシタおよびその周辺部を
描いている。
【００５５】半導体装置１０２は、下部絶縁層２に形成
された下部コンタクトホール３１にはポリシリコンプラ
グ３が埋設され、導体層１４と下部電極膜６とが同一材
料および同一厚さで下部絶縁層２の上面の上に形成され
ている点において、半導体装置１０１，１０１ａとは特
徴的に異なっている。下部電極膜６と導体層１４は、と
もに窒化チタンで形成されており、誘電体膜８は酸化タ
ンタル（ＴａＯｘ）で形成され、上部電極膜９およびサ
イドウォール１０はルテニウムで形成されている。図２
１の例では、バリアメタル５およびサイドウォール７
（図１）は設けられていないが、設けることも可能であ
る。
【００５６】半導体装置１０２を製造するには、図２〜
図１１に代えて、図２２〜図２４の工程が実行される。
図２２の工程では、はじめに図２の工程と同様に、半導
体基板１が準備され、さらにキャパシタ下部構造が半導
体基板１に形成される。その後、半導体基板１の主面の
上に、下部絶縁層２のもとになる絶縁体材料層が形成さ
れる。つづいて、絶縁体材料層にエッチングを施すこと
により、下部コンタクトホール３１が、上面から下面ま
でを貫通するように選択的に形成される。これにより下
部絶縁層２が形成される。つぎに、下部コンタクトホー
ル３１を埋め、下部絶縁層２の上を覆うように、ポリシ
リコン層が形成される。ポリシリコン層には不純物がド
ープされている。その後、例えばエッチングまたはＣＭ
Ｐを実行することにより、ポリシリコン層の上面を後退
させ、下部絶縁層２の上面に一致させることにより、下
部コンタクトホール３１に埋設されるポリシリコンプラ
グ３が形成される。
【００５７】つづく図２３の工程では、はじめに、窒化
チタン層である導電体材料層７４がポリシリコンプラグ
３の上および下部絶縁層２の上に形成される。その後、
導電体材料層７４の上面のうち、下部コンタクトホール
３１の上方の部位、およびそれより離れた部位に、レジ
ストパターン８２が形成される。
【００５８】つぎの図２４の工程では、レジストパター
ン８２を遮蔽体として用いて、エッチングを実行するこ
とにより、導電体材料層７４がパターニングされる。そ
の結果、ポリシリコンプラグ３に接続される下部電極膜
６、および下部電極膜６から離れた導体層１４が形成さ
れる。その後の工程は、図１２〜図１４の工程と同様で
ある。ただし、誘電体膜８の材料としてＴａＯｘが用い
られ、上部電極膜９の材料としてルテニウムが用いられ
る。ＴａＯｘが用いられるのは、下部電極膜６を構成す
る窒化チタンの上に形成することを容易化するためであ
る。
【００５９】上部電極膜９のもとになるルテニウム膜を
形成する工程では、例えば約４００℃の下でＣＶＤが実
行される。これに対して、窒化チタン膜をＣＶＤで形成
するには、約６００℃の高温度が必要である。したがっ
て、誘電体膜８のもとになるＴａＯｘ膜の上に形成する
導電体膜としては、比較的低温で形成できるルテニウム
膜が、ＴａＯｘ膜への影響を抑えることができる点で望
ましい。
【００６０】以上のように、半導体装置１０２では、下
部電極膜６と導体層１４とが単一の工程を通じて同時に
形成されるので、製造が容易である。同時に、キャパシ
タの下部構造の自由度が高くなるという利点も得られ
る。
【００６１】実施の形態３．図２５は、本発明の実施の
形態３による半導体装置の一部を示す縦断面図である。
この半導体装置１０３は、半導体装置１０１，１０１
ａ，１０２と同様に、ＤＲＡＭとして形成されており、
図２５は、そのメモリセルが有するキャパシタおよびそ
の周辺部を描いている。半導体装置１０３は、ＢＳＴ膜
である誘電体膜８に対して還元性を有するチタンが、窒
化チタンに代えて、導体層１４および導体層４の材料に
用いられ、誘電体膜８が導体層１４の上面の一部（第１
部位と称する）を覆っており、かつこの第１部位を覆っ
ている部分５０において、導体層１４の還元作用により
化学的に導体化しており、この導体化した部分５０を通
じて上部電極膜９と導体層１４とが電気的に接続されて
いる点において、半導体装置１０１および１０１ａとは
特徴的に異なっている。
【００６２】図２５には、下部絶縁層２の構造が、半導
体装置１０１ａと同一である例を示しているが、半導体
装置１０１と同一とすることも当然可能である。また、
図２５には、サイドウォール１０（図１）が設けられな
い例を示しているが、サイドウォール１０を設けること
も可能である。
【００６３】半導体装置１０３を製造するには、図１３
〜図１４の工程に代えて、図２６〜図２７の工程が実行
される。図２６の工程に先立つ図１２の工程では、ＢＳ
Ｔ膜８Ａが導体層１４を覆うように形成される。ＢＳＴ
膜８Ａは、例えばスパッタまたはＣＶＤを用いて形成さ
れる。下部電極膜６とバリアメタル５が厚い場合には、
良好なカバレッジを得るためにＣＶＤを用いるのが望ま
しい。スパッタおよびＣＶＤのいずれを用いる場合にお
いても、望ましくは約４００℃〜５００℃の範囲で加熱
が行われる。このとき、導体層１４の材料であるチタン
により、ＢＳＴ膜８Ａのうち導体層１４を覆う部分が還
元される結果、導体化する。
【００６４】図１２の工程が終了すると、図２６の工程
において、ＢＳＴ膜８Ａおよび白金膜９Ａをパターニン
グすることにより、下部電極膜６とサイドウォール７と
を覆う誘電体膜８、および上部電極膜９が形成される。
パターニングは、誘電体膜８および上部電極膜９が導体
層１４の上面の一部を覆うように行われる。
【００６５】図１２においてＢＳＴ膜８Ａの導体化が十
分でなく、電気抵抗が高い場合には、図２６の工程の後
に、図２７に示す熱処理工程を追加的に実行すると良
い。図２７の工程では、熱処理を行うことにより、誘電
体膜８のうち、導体層１４を覆う部分５０の導体化をさ
らに進行させる。これにより、図１２の工程ですでに導
体化している部分５０の電気抵抗が、さらに低減され
る。導体化した部分５０の電気抵抗は、熱処理の条件に
よって調整することが可能である。図１２の工程で、ス
パッタを用いてＢＳＴ膜８Ａを形成する場合には、約２
００℃の温度でスパッタを行うことも可能であり、この
場合にはＢＳＴ膜８Ａは実質上、導体化しない。このと
き、図２７の熱処理工程を経ることにより、誘電体膜８
の部分５０の導体化を達成することができる。
【００６６】図２６または図２７の工程が終了すると、
半導体装置１０１を製造するための図１４より後の工程
と同様の工程を実行することにより、半導体装置１０３
を得ることができる。
【００６７】以上のように、半導体装置１０３では、上
部電極膜９と導体層１４とが、誘電体膜８の導体化した
部分５０を通じて電気的に接続されるので、上部電極膜
９と導体層１４とを電気的に接続するのに、マスクパタ
ーンおよびその転写工程を要しない。また、サイドウォ
ール１０を形成する工程を省くことも可能である。
【００６８】変形例．実施の形態１〜３では、下部電極
膜６および上部電極膜９に用いられる貴金属が白金また
はルテニウムである例を示したが、他の貴金属、例えば
イリジウム、パラジウム等も使用可能である。また、導
電性を有する限りは、これら貴金属の一部もしくは全部
が酸化物であっても、あるいは窒化物であっても、相応
の効果が得られる。さらに、上部コンタクトホール３３
を形成するためのエッチングに対する許容度を高める効
果を得る上では、下部電極膜６および上部電極膜９は貴
金属でなくてもよく、一般の導体（金属にも限定されな
い）が使用可能である。また、実施の形態１〜３では、
半導体装置がＤＲＡＭとして構成されている例を示した
が、本発明は、強誘電体膜をキャパシタ誘電体膜とする
ＳＲＡＭをはじめ、半導体基板の上にキャパシタを有す
る半導体装置一般に適用可能である。
【００６９】
【発明の効果】第１の発明の装置では、導体層の上面の
第１部位に上部電極膜が電気的に接続され、第２部位に
上部コンタクトホールを通じて配線が接続されることに
より、上部電極膜と配線との間の電気的接続が実現す
る。このため、上部コンタクトホールを上部電極膜の上
に形成する従来技術とは異なり、上部コンタクトホール
を形成する際のオーバエッチングに対する許容度が向上
する。すなわち、装置の製造誤差を容易に低く抑えるこ
とが可能となる。
【００７０】第２の発明の装置では、導体プラグに別の
導体層が含まれるので、下部電極膜と半導体基板との間
の構成元素の相互拡散を防止するバリア層としての機能
を、上記別の導体層に持たせることができる。さらに、
導体層と別の導体層とが互いに、半導体基板の主面から
同一高さであり、同一厚さであって、かつ同一材料で形
成されているので、それらを単一の製造工程で同時に形
成することが可能である。
【００７１】第３の発明の装置では、下部電極膜と導体
層とが互いに、半導体基板の主面から同一高さであり、
同一厚さであって、かつ同一材料で形成されているの
で、それらを単一の製造工程で同時に形成することが可
能である。
【００７２】第４の発明の装置では、上部電極膜と導体
層とがサイドウォールによって電気的に接続されるの
で、上部電極膜と導体層とを電気的に接続するのに、マ
スクパターンおよびその転写工程を要しない。すなわ
ち、簡単な工程で上部電極膜と導体層との電気的接続が
実現する。
【００７３】第５の発明の装置では、上部電極膜と導体
層とが誘電体膜の導体化した部分を通じて電気的に接続
されるので、上部電極膜と導体層とを電気的に接続する
のに、マスクパターンおよびその転写工程を要しない。
すなわち、簡単な工程で上部電極膜と導体層との電気的
接続が実現する。
【００７４】第６の発明の装置では、電極膜の材料が貴
金属を有するので、誘電体膜に高誘電体膜を使用するの
に適する。上部電極膜が導体層を通じて配線に電気的に
接続されるので、エッチングストッパがなくても貴金属
に由来する付着膜の発生がなく、接続抵抗を低く抑える
ことができる。
【００７５】第７の発明の製造方法では、導体層の上面
の第１部位に上部電極膜が電気的に接続され、第２部位
に上部コンタクトホールを通じて配線が接続されること
により、上部電極膜と配線との間の電気的接続が実現す
る。このため、上部コンタクトホールを上部電極膜の上
に形成する従来技術とは異なり、上部コンタクトホール
を形成する際のオーバエッチングに対する許容度が向上
する。すなわち、装置の製造誤差を容易に低く抑えるこ
とが可能となる。
【００７６】第８の発明の製造方法では、導体層の上面
の第１部位に上部電極膜が電気的に接続され、第２部位
に上部コンタクトホールを通じて配線が接続されること
により、上部電極膜と配線との間の電気的接続が実現す
る。このため、上部コンタクトホールを上部電極膜の上
に形成する従来技術とは異なり、上部コンタクトホール
を形成する際のオーバエッチングに対する許容度が向上
する。すなわち、装置の製造誤差を容易に低く抑えるこ
とが可能となる。さらに、下部電極膜と導体層とが、単
一の製造工程で同時に形成されるので、製造工程が簡略
化される。
【００７７】第９の発明の製造方法では、導体プラグ
が、第１および第２導電体材料層で形成されるので、下
部電極膜と半導体基板との間の構成元素の相互拡散を防
止するバリア層としての機能を、第２導電体材料層に持
たせることができる。さらに、下部コンタクトホールと
開口部とが単一の製造工程で同時に形成され、導体層と
第２導電体材料層とが、単一の製造工程で同時に形成さ
れるので、製造工程が簡略化される。
【００７８】第１０の発明の製造方法では、導体プラグ
が、第１および第２導電体材料層で形成されるので、下
部電極膜と半導体基板との間の構成元素の相互拡散を防
止するバリア層としての機能を、第２導電体材料層に持
たせることができる。さらに、導体層と第２導電体材料
層とが、単一の製造工程で同時に形成されるので、製造
工程が簡略化される。
【００７９】第１１の発明の製造方法では、マスクパタ
ーンおよびその転写工程を要することなく、サイドウォ
ールを形成することにより上部電極膜と導体層とが電気
的に接続される。すなわち、簡単な工程で上部電極膜と
導体層との電気的接続が実現する。
【００８０】第１２の発明の製造方法では、マスクパタ
ーンおよびその転写工程を要することなく、誘電体膜の
一部を導体化することにより、上部電極膜と導体層とが
電気的に接続される。すなわち、簡単な工程で上部電極
膜と導体層との電気的接続が実現する。
【００８１】第１３の発明の製造方法では、電極膜に貴
金属を有する材料が用いられるので、誘電体膜に高誘電
体膜を使用するのに適する。上部電極膜が導体層を通じ
て配線に電気的に接続されるので、エッチングストッパ
がなくても貴金属膜に由来する付着膜の発生がなく、接
続抵抗を低く抑えることができる。
【図面の簡単な説明】
【図１】 実施の形態１による装置の縦断面図である。
【図２】 図１の装置の製造工程図である。
【図３】 図１の装置の製造工程図である。
【図４】 図１の装置の製造工程図である。
【図５】 図１の装置の製造工程図である。
【図６】 図１の装置の製造工程図である。
【図７】 図１の装置の製造工程図である。
【図８】 図１の装置の製造工程図である。
【図９】 図１の装置の製造工程図である。
【図１０】 図１の装置の製造工程図である。
【図１１】 図１の装置の製造工程図である。
【図１２】 図１の装置の製造工程図である。
【図１３】 図１の装置の製造工程図である。
【図１４】 図１の装置の製造工程図である。
【図１５】 実施の形態１による別の装置例の縦断面図
ある。
【図１６】 図１５の装置の製造工程図である。
【図１７】 図１５の装置の製造工程図である。
【図１８】 図１５の装置の製造工程図である。
【図１９】 図１５の装置の製造工程に比較対照される
参照図である。
【図２０】 図１５の装置の製造工程の利点を示す説明
図である。
【図２１】 実施の形態２による装置の縦断面図ある。
【図２２】 図２１の装置の製造工程図である。
【図２３】 図２１の装置の製造工程図である。
【図２４】 図２１の装置の製造工程図である。
【図２５】 実施の形態３による装置の縦断面図ある。
【図２６】 図２５の装置の製造工程図である。
【図２７】 図２５の装置の製造工程図である。
【図２８】 従来の装置の縦断面図である。
【符号の説明】
１ 半導体基板、２ 絶縁層（下部絶縁層）、３ 導体
プラグ、４ 導体プラグ（導体層）、５，６ 下部電極
膜、８ 誘電体膜、９ 上部電極膜、１０ サイドウォ
ール、１１ 絶縁層（上部絶縁層）、１４ 導体層、２
０ 配線、２１第１絶縁体材料層、２２ 第２絶縁体材
料層、３１ 下部コンタクトホール、３２ 開口部、３
３ 上部コンタクトホール、３５ 第１下部コンタクト
ホール、３６ 第２下部コンタクトホール、３７ 開口
部、１０１，１０１ａ，１０２，１０３ 半導体装置、
３Ａ，１３Ａ 第１導電体材料層、５Ａ，６Ａ 第１導
電体材料膜、８Ａ 誘電体材料膜、９Ａ 第２導電体材
料膜、１０Ａ 第３導電体材料膜、７４ 第１導電体材
料膜（第２導電体材料層）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奥野 泰利 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F083 AD22 JA14 JA36 JA38 JA40 MA06 MA17 MA19 PR21 PR22 PR39 PR40

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 主面を有する半導体基板と、 前記半導体基板の前記主面の上に形成された絶縁層と、 前記絶縁層の中に埋設された下部電極膜と、 前記絶縁層の中に埋設され、前記下部電極膜を覆う誘電
    体膜と、 前記絶縁層の中に埋設され、前記誘電体膜を挟んで前記
    下部電極膜に対向する上部電極膜と、 前記絶縁層に選択的に形成された下部コンタクトホール
    を通じて前記下部電極膜と前記半導体基板とを電気的に
    接続する導体プラグと、 前記絶縁層の中に埋設され、上面の一部である第１部位
    において前記上部電極膜に電気的に接続される導体層
    と、 前記絶縁層の上に配設されるとともに、前記絶縁層に選
    択的に形成された上部コンタクトホールを通じて、前記
    導体層の前記上面のうち前記第１部位とは異なる別の一
    部である第２部位に接続された配線と、を備える半導体
    装置。
  2. 【請求項２】 前記導体プラグが別の導体層を含んでお
    り、 前記別の導体層と前記導体層とが互いに、前記半導体基
    板の前記主面から同一高さであり、同一厚さであり、か
    つ同一材料で形成されている、請求項１に記載の半導体
    装置。
  3. 【請求項３】 前記下部電極膜と前記導体層とが互い
    に、前記半導体基板の前記主面から同一高さで、同一厚
    さで、かつ同一材料で形成されている、請求項１に記載
    の半導体装置。
  4. 【請求項４】 前記上部電極膜と前記誘電体膜との側壁
    面に形成された導電性のサイドウォールを、さらに備
    え、 前記サイドウォールが前記導体層の前記第１部位に接続
    されている、請求項１ないし請求項３のいずれかに記載
    の半導体装置。
  5. 【請求項５】 前記誘電体膜が、前記導体層の前記第１
    部位を覆っており、かつ前記第１部位を覆っている部分
    において化学的に導体化しており、 前記導体層の前記第１部位が、前記誘電体膜の導体化し
    た前記部分を通じて前記上部電極膜に電気的に接続され
    ている、請求項１ないし請求項３のいずれかに記載の半
    導体装置。
  6. 【請求項６】 前記下部電極膜および前記上部電極膜の
    材料が、貴金属を有する、請求項１ないし請求項５のい
    ずれかに記載の半導体装置。
  7. 【請求項７】 (a) 主面を有する半導体基板を準備する
    工程と、 (b) 上面から下面までを貫通する下部コンタクトホール
    と、少なくとも上面に開口する開口部とが選択的に形成
    され、前記下部コンタクトホールには導体プラグが埋設
    され、前記開口部には導体層が埋設された下部絶縁層
    を、前記半導体基板の上に形成する工程と、 (c) 第１導電体材料膜を前記下部絶縁層の上に形成する
    工程と、 (d) 前記第１導電体材料膜をパターニングすることによ
    って、前記導体プラグに電気的に接続されるように下部
    電極膜を形成する工程と、 (e) 前記下部電極膜を覆う誘電体膜と、当該誘電体膜を
    覆う上部電極膜とを、形成するとともに、前記上部電極
    膜を、前記導体層の上面のうちの一部である第１部位に
    電気的に接続する工程と、 (f) 前記上部電極膜、前記導体層、および前記下部絶縁
    層を覆う上部絶縁層を形成する工程と、 (g) 前記導体層の前記上面のうち前記第１部位とは異な
    る別の一部である第２部位において開口するように、前
    記上部絶縁層に上面から下面まで貫通する上部コンタク
    トホールを、エッチングによって選択的に形成する工程
    と、 (h) 前記上部コンタクトホールに埋設されるとともに前
    記上部絶縁層の上に配設される配線を形成する工程と、
    を備える半導体装置の製造方法。
  8. 【請求項８】 (a) 主面を有する半導体基板を準備する
    工程と、 (b) 上面から下面までを貫通する下部コンタクトホール
    が選択的に形成され、前記下部コンタクトホールには導
    体プラグが埋設された下部絶縁層を、前記半導体基板の
    上に形成する工程と、 (c) 第１導電体材料膜を、前記導体プラグの上および前
    記下部絶縁層の上に形成する工程と、 (d) 前記第１導電体材料膜をパターニングすることによ
    って、前記導体プラグに電気的に接続される下部電極膜
    を形成すると同時に前記下部絶縁層の上に前記下部電極
    膜から離れた導体層を形成する工程と、 (e) 前記下部電極膜を覆う誘電体膜と、当該誘電体膜を
    覆う上部電極膜とを、形成するとともに、前記上部電極
    膜を、前記導体層の上面のうちの一部である第１部位に
    電気的に接続する工程と、 (f) 前記上部電極膜、前記導体層、および前記下部絶縁
    層を覆う上部絶縁層を形成する工程と、 (g) 前記導体層の前記上面のうち前記第１部位とは異な
    る別の一部である第２部位において開口するように、前
    記上部絶縁層に上面から下面まで貫通する上部コンタク
    トホールを、エッチングによって選択的に形成する工程
    と、 (h) 前記上部コンタクトホールに埋設されるとともに前
    記上部絶縁層の上に配設される配線を形成する工程と、
    を備える半導体装置の製造方法。
  9. 【請求項９】 前記工程(b) が、 (b-1) 前記半導体基板の上に前記下部絶縁層のもとにな
    る絶縁体材料層を形成する工程と、 (b-2) 前記絶縁体材料層に、エッチングを施すことによ
    り、前記下部コンタクトホールと、前記開口部とを、い
    ずれも上面から下面までを貫通するように選択的に形成
    する工程と、 (b-3) 前記下部コンタクトホールと前記開口部とを埋め
    るように、第１導電体材料層を形成する工程と、 (b-4) 前記第１導電体材料層にエッチングを施すことに
    より、その上面を、下部コンタクトホールと前記開口部
    との内部にまで後退させる工程と、 (b-5) 前記工程(b-4) の後に、前記下部コンタクトホー
    ルと前記開口部とを埋め、前記絶縁体材料層の上を覆う
    ように、第２導電体材料層を形成する工程と、 (b-6) 前記第２導電体材料層の上面を後退させ、前記絶
    縁体材料層の上面と一致させる工程と、を備える、請求
    項７に記載の半導体装置の製造方法。
  10. 【請求項１０】 前記工程(b) が、 (b-1) 前記半導体基板の上に第１絶縁体材料層を形成す
    る工程と、 (b-2) 前記第１絶縁体材料層に、エッチングを施すこと
    により、前記下部コンタクトホールの一部となる第１下
    部コンタクトホールを、上面から下面までを貫通するよ
    うに選択的に形成する工程と、 (b-3) 前記第１下部コンタクトホールを埋め、前記第１
    絶縁体材料層の上を覆うように、第１導電体材料層を形
    成する工程と、 (b-4) 前記第１導電体材料層の上面を後退させ、前記第
    １絶縁体材料層の上面に一致させる工程と、 (b-5) 前記工程(b-4) の後に、前記第１導電体材料層の
    上面および前記第１絶縁体材料層の上面を覆うように第
    ２絶縁体材料層を形成する工程と、 (b-6) 前記第２絶縁体材料層にエッチングを施すことに
    より、前記第１下部コンタクトホールに連結し前記下部
    コンタクトホールの一部となる第２下部コンタクトホー
    ルと、前記開口部とを、いずれも上面から下面までを貫
    通するように選択的に形成する工程と、 (b-7) 前記第２下部コンタクトホールと前記開口部とを
    埋め、前記第２絶縁体材料層の上を覆うように、第２導
    電体材料層を形成する工程と、 (b-8) 前記第２導電体材料層の上面を後退させ、前記第
    ２絶縁体材料層の上面と一致させる工程と、を備える、
    請求項７に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記工程(e) が、 (e-1) 前記下部絶縁層の上面、前記下部電極膜、および
    前記導体層を覆うように、誘電体材料膜を形成する工程
    と、 (e-2) 前記誘電体材料膜の上に第２導電体材料膜を形成
    する工程と、 (e-3) 前記誘電体材料膜および前記第２導電体材料膜を
    パターニングすることにより、前記下部電極膜を覆う前
    記誘電体膜と、当該誘電体膜を覆う前記上部電極膜と
    を、これらの側壁面が前記導体層の前記第１部位に隣接
    するように形成する工程と、 (e-4) 前記上部電極膜、前記導体層、および前記下部絶
    縁層を覆う第３導電体材料膜を形成する工程と、 (e-5) 前記第３導電体材料膜にエッチングを施すことに
    より、前記導体層の前記第１部位を覆うとともに当該第
    １部位に隣接する前記上部電極膜および前記誘電体膜の
    前記側壁面を覆うサイドウォールを残して、前記第３導
    電体材料膜を除去する工程と、を備える、請求項７ない
    し請求項１０のいずれかに記載の半導体装置の製造方
    法。
  12. 【請求項１２】 前記工程(e) が、 (e-1) 前記下部絶縁層の上面、前記下部電極膜、および
    前記導体層を覆うように、誘電体材料膜を形成する工程
    と、 (e-2) 前記誘電体材料膜の上に第２導電体材料膜を形成
    する工程と、 (e-3) 前記誘電体材料膜および前記第２導電体材料膜を
    パターニングすることにより、前記下部電極膜を覆う前
    記誘電体膜と、当該誘電体膜を覆う前記上部電極膜と
    を、前記導体層の前記第１部位をも覆うように形成する
    工程と、 (e-4) 前記工程(e-1) から前記工程(e-3)のいずれかの
    中、または前記工程(e-3)の後に、加熱を行う工程と、
    を備え、 前記誘電体材料膜のうち前記導体層を覆う部分が前記導
    体層の還元作用により導体化するように、前記導体層の
    材料と前記誘電体材料膜の材料とが選択されており、前
    記工程(e-4) によって、前記誘電体材料膜または前記誘
    電体膜のうち、前記導体層を覆う部分が導体化される、
    請求項７ないし請求項１０のいずれかに記載の半導体装
    置の製造方法。
  13. 【請求項１３】 前記下部電極膜および前記上部電極膜
    に、貴金属を有する材料が用いられる、請求項７ないし
    請求項１２のいずれかに記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270116A (ja) * 2000-10-17 2006-10-05 Matsushita Electric Ind Co Ltd 強誘電体メモリ及びその製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422594B1 (ko) * 2001-09-12 2004-03-16 주식회사 하이닉스반도체 반도체 소자의 커패시터 및 제조방법
US6621683B1 (en) * 2002-09-19 2003-09-16 Infineon Technologies Aktiengesellschaft Memory cells with improved reliability
NO317845B1 (no) * 2002-11-29 2004-12-20 Thin Film Electronics Asa Mellomlagsforbindelser for lagdelte elektroniske innretninger
US7270884B2 (en) * 2003-04-07 2007-09-18 Infineon Technologies Ag Adhesion layer for Pt on SiO2
KR101129871B1 (ko) * 2010-12-14 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101844058B1 (ko) 2012-02-01 2018-03-30 에스케이하이닉스 주식회사 복층 금속 콘택을 포함하는 반도체 소자

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382817A (en) 1992-02-20 1995-01-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a ferroelectric capacitor with a planarized lower electrode
JP3368726B2 (ja) * 1995-08-07 2003-01-20 ヤマハ株式会社 半導体記憶装置とその製造方法
JPH10189908A (ja) * 1996-12-20 1998-07-21 Texas Instr Japan Ltd 金属酸化物キャパシタの作製方法及び半導体メモリ装置の製造方法
JPH10256503A (ja) 1997-03-14 1998-09-25 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100269309B1 (ko) * 1997-09-29 2000-10-16 윤종용 고집적강유전체메모리장치및그제조방법
US6078072A (en) * 1997-10-01 2000-06-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a capacitor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006270116A (ja) * 2000-10-17 2006-10-05 Matsushita Electric Ind Co Ltd 強誘電体メモリ及びその製造方法

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