JPH10163934A

JPH10163934A - 受信装置

Info

Publication number: JPH10163934A
Application number: JP32313296A
Authority: JP
Inventors: Hiroaki Sudo; 藤浩章須; Mitsuru Uesugi; 杉充上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-12-03
Filing date: 1996-12-03
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】フラットフェージング補償能力と遅延波除去
能力の両立を図る。【解決手段】ＲＬＳアルゴリズムにより係数更新を行
う判定帰還型等化器７とＬＭＳアルゴリズムにより係数
更新を行う判定帰還型等化器４１を有し、これら２つの
等化器による出力信号をスイッチ４４により適応的に切
り換えることにより、フラットフェージング補償能力と
遅延波除去能力の両立を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル移動体
通信等に使用する無線機に使用する受信装置に関する。

【０００２】

【従来の技術】図１９は従来の受信装置の構成を示して
いる。図１９において、１は信号を受信する空中線、２
は入力信号に対し直交検波を行う直交検波器、３と４は
入力信号に対し帯域制限を行う帯域制限フィルタ（ルー
トナイキストフィルタ）、５と６はアナログ信号をディ
ジタル信号に変換するＡ／Ｄ変換器、７はベースバン
ド信号に対し、フラットフェージング報償を行うととも
に遅延波除去を行うＲＬＳアルゴリズムにより係数更新
を行う判定帰還型等化器である。

【０００３】以上のように構成された受信装置では、ま
ず、空中線１によって受信された受信信号８は、直交検
波器２によって直交検波され、ベースバンドＩ信号９と
ベースバンドＱ信号１０が得られる。次に、ベースバン
ドＩ信号９とベースバンドＱ信号１０は、それぞれルー
トナイキストフィルタ３、４により帯域制限され、帯域
制限されたベースバンドＩ信号１１と帯域制限されたベ
ースバンドＱ信号１２が得られる。次に、帯域制限され
たベースバンドＩ信号１１と帯域制限されたベースバン
ドＱ信号１２は、それぞれＡ／Ｄ変換器５、６によりデ
ィジタル信号に変換され、ディジタルＩ信号１３とディ
ジタルＱ信号１４が得られる。最後に、ディジタルＩ信
号１３とディジタルＱ信号１４は、ＲＬＳアルゴリズム
により係数更新を行う判定帰還型等化器７によって、フ
ラットフェージング補償をされるとともに遅延波を除去
され、等化後の信号１５が得られる。

【０００４】ここで図２０はＲＬＳアルゴリズムにより
係数更新を行う判定帰還型等化器７の構成を示してい
る。図２０において、１６と１７と１８と１９は入力信
号に対しサンプリング周期だけ遅延させる遅延器、２０
と２１と２２と２３と２４はディジタル乗算器、２５は
ディジタル加算器、２６は入力信号を判定する判定器、
２７はディジタル減算器、２８はＲＬＳアルゴリズムに
より判定帰還型等化器のタップ係数情報を更新する係数
更新器である。

【０００５】以上のように構成されたＲＬＳアルゴリズ
ムにより係数更新を行う判定帰還型等化器７では、ま
ず、ベースバンド信号２９と、ベースバンド信号２９を
サンプリング周期だけ遅延させた信号３０と、信号３０
をサンプリング周期だけ遅延させた信号３１と、信号３
１をサンプリング周期だけ遅延させた信号３２は、それ
ぞれデジタル乗算器２０と２１と２２と２３によって、
それぞれタップ係数信号ａ１、ａ２、ａ３、ａ４と乗算
され、それぞれ信号３３、３４、３５、３６が得られ
る。また、等化後の信号１５をサンプリング周期だけ遅
延させた信号３７は、ディジタル乗算器２４によってタ
ップ係数信号ａ５と乗算され、信号３８が得られる。次
に、信号３３、３４、３５、３６、３８は、ディジタル
加算器２５によって加算され、信号３９が得られる。次
に、信号３９は、判定器２６によって判定され、等化後
の信号１５が得られる。また、信号３９と等化後の信号
１５は、ディジタル減算器２７によって減算され、信号
４０が得られる。信号４０は、ＲＬＳアルゴリズムによ
る係数更新器２８に入力され、判定帰還型等化器７のタ
ップ係数が更新され、タップ係数信号ａ１、ａ２、ａ
３、ａ４、ａ５が出力される。

【０００６】ここで、ＲＬＳアルゴリズムを次式に示
す。Ｗ（ｎ）＝Ｗ（ｎ−１）＋Ｋ（ｎ）ｅ（ｎ）・・・（１）Ｋ（ｎ）＝Ｔ（Ｎ）／｛１＋Ｘ（ｎ）Ｔ（ｎ）｝・・・（２）Ｔ（ｎ）＝Ｐ（ｎ−１）Ｘ（ｎ）／λ ・・・（３）Ｐ（ｎ）＝Ｐ（ｎ−１）／λ−Ｋ（ｎ）Ｔ（ｎ）・・・（４）

【０００７】ただし、Ｗ（ｎ）; 判定帰還型等化器のタ
ップ係数Ｘ（ｎ）; 入力信号ｅ（ｎ）; 判定帰還型等化器によって出力される信号と
出力信号を判定した信号との差 λ; 忘却係数ｎ; １，２，３，・・・

【０００８】

【発明が解決しようとする課題】一般にＲＬＳアルゴリ
ズムは、等化器のタップ係数の精度が良く、遅延波除去
能力は高いが、回線への追従能力が低いため、フラット
フェージング補償能力が低い。したがって、フェージン
グ周波数が低い場合には有効であるといえる。これに対
して、回線への追従能力が高い係数更新アルゴリズムと
してＬＭＳアルゴリズムがある。しかし、ＬＭＳアルゴ
リズムはＲＬＳアルゴリズムと比べて、回線への追従能
力が高いため、フラットフェージング補償能力は高い
が、等化器のタップ係数の精度が悪くなり遅延波除去能
力が低下する。したがって、フェージング周波数が高い
場合には、ＲＬＳアルゴリズムよりも有効であるといえ
る。このように従来の受信装置は、フラットフェージン
グ補償能力と遅延波除去能力を両立させることが困難で
あるという問題があった。

【０００９】本発明はこのような従来の受信装置の課題
を解決するものであり、フラットフェージング補償能力
と遅延波除去能力の両立を図ることのできる受信装置を
提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するために、ＲＬＳアルゴリズムにより係数更新を行
う判定帰還型等化器とＬＭＳアルゴリズムにより係数更
新を行う判定帰還型等化器とを有し、これら２つの等化
器による出力信号をスイッチにより切り換えることによ
って、フラットフェージング補償能力と遅延波除去能力
の両立を図るものである。

【００１１】

【発明の実施の形態】本発明の請求項１に記載の発明
は、受信した入力信号に対し直交検波を行ってベースバ
ンドＩ、Ｑ信号を得る直交検波器と、得られたベースバ
ンドＩ、Ｑ信号に対しそれぞれ帯域制限を行う帯域制限
フィルタと、帯域制限されたＩ、Ｑ信号をそれぞれディ
ジタル信号に変換するＡ／Ｄ変換器と、ディジタル変換
されたＩ信号に対しＲＬＳアルゴリズムにより係数更新
を行う判定帰還型等化器と、ディジタル変換されたＱ信
号に対しＬＭＳアルゴリズムにより係数更新を行う判定
帰還型等化器と、これら２つの判定帰還型等化器からの
出力を切り換えて出力するスイッチ手段とを備えた受信
装置であり、２つの等化器による出力信号をスイッチに
より切り換えることによって、フラットフェージング補
償能力と遅延波除去能力の両立を図ることができる。

【００１２】本発明の請求項２に記載の発明は、受信し
た入力信号に対し直交検波を行ってベースバンドＩ、Ｑ
信号を得る直交検波器と、得られたベースバンドＩ、Ｑ
信号をそれぞれディジタル信号に変換するＡ／Ｄ変換器
と、ディジタル変換されたＩ、Ｑ信号に対しそれぞれ帯
域制限を行うディジタル帯域制限フィルタと、帯域制限
されたＩ信号に対しＲＬＳアルゴリズムにより係数更新
を行う判定帰還型等化器と、帯域制限されたＱ信号に対
しＬＭＳアルゴリズムにより係数更新を行う判定帰還型
等化器と、これら２つの判定帰還型等化器からの出力を
切り換えて出力するスイッチ手段とを備えた受信装置で
あり、帯域制限フィルタの精度を高くすることによっ
て、フィルタによる符号間干渉を削減することができ、
等化器の性能をさらに向上させることができる。

【００１３】本発明の請求項３に記載の発明は、ディジ
タル信号処理によりＩ、Ｑ信号の直流オフセットを除去
する手段を備えた受信装置であり、ディジタル信号処理
により直流オフセット除去することによって、等化器の
性能をさらに向上をさせることができる。

【００１４】本発明の請求項４に記載の発明は、受信し
た入力信号をディジタル信号に変換するＡ／Ｄ変換器
と、ディジタル変換された入力信号に対し直交検波を行
ってベースバンドＩ、Ｑ信号を得るディジタル直交検波
器と、得られたベースバンドＩ、Ｑ信号に対しそれぞれ
帯域制限を行うディジタル帯域制限フィルタと、帯域制
限されたＩ信号に対しＲＬＳアルゴリズムにより係数更
新を行う判定帰還型等化器と、帯域制限されたＱ信号に
対しＬＭＳアルゴリズムにより係数更新を行う判定帰還
型等化器と、これら２つの判定帰還型等化器からの出力
を切り換えて出力するスイッチ手段とを備えた受信装置
であり、直交検波器をディジタル信号処理により構成す
ることによって、等化器の性能をさらに向上させること
ができる。

【００１５】本発明の請求項５に記載の発明は、ディジ
タル直交検波器が、２つのメモリにより構成された請求
項４記載の受信装置であり、直交検波器をメモリを用い
て構成することによって、演算量をさらに削減すること
ができる。

【００１６】本発明の請求項６に記載の発明は、ディジ
タル直交検波器が、２つの極性反転器と２つのマルチプ
レクサスイッチにより構成された請求項４記載の受信装
置であり、直交検波器を、極性反転器とマルチプレクサ
スイッチを用いて構成することによって、演算量をさら
に削減をすることができる。

【００１７】本発明の請求項７に記載の発明は、２つの
判定帰還型等化器に代えて、それぞれＲＬＳおよびＬＭ
Ｓアルゴリズムにより係数更新を行う２つのＦＩＲ等化
器を備えた請求項１から６のいずれかに記載の受信装置
であり、判定帰還型等化器の代わりにＦＩＲ等化器を備
えることによって、演算量をさらに削減することができ
る。

【００１８】本発明の請求項８に記載の発明は、２つの
判定帰還型等化器の代えて、それぞれＲＬＳおよびＬＭ
Ｓアルゴリズムにより係数更新を行う１つの判定帰還型
等化器を備えた請求項１から６のいずれかに記載の受信
装置であり、ＲＬＳアルゴリズムによる係数更新とＬＭ
Ｓアルゴリズムによる係数更新とを１つの判定帰還型等
化器で行うことによって、演算量をさらに削減すること
ができる。

【００１９】本発明の請求項９に記載の発明は、２つの
判定帰還型等化器の代えて、それぞれＲＬＳおよびＬＭ
Ｓアルゴリズムにより係数更新を行う１つのＦＩＲ等化
器を備えた請求項１から６のいずれかに記載の受信装置
であり、ＲＬＳアルゴリズムによる係数更新とＬＭＳア
ルゴリズムによる係数更新とを１つのＦＩＲ等化器で行
うことによって、演算量をさらに削減することができ
る。

【００２０】本発明の請求項１０に記載の発明は、ＲＬ
Ｓアルゴリズムにより係数更新を行う等化器において、
忘却係数を適応的に変化させる手段を備えた請求項１か
ら９のいずれかに記載の受信装置であり、忘却係数を適
応的に変化させることによって、フラットフェージング
補償能力と遅延波除去能力をさらに向上させることがで
きる。

【００２１】本発明の請求項１１に記載の発明は、ＬＭ
Ｓアルゴリズムにより係数更新を行う等化器において、
修正係数を適応的に変化させる手段を備えた請求項１か
ら９のいずれかに記載の受信装置であり、修正係数を適
応的に変化させることによって、フラットフェージング
補償能力と遅延波除去能力をさらに向上させることがで
きる。また、請求項１０記載の構成よりもさらに演算量
を削減をすることができる。

【００２２】本発明の請求項１２に記載の発明は、ＲＬ
Ｓアルゴリズムにより係数更新を行う等化器において、
忘却係数を適応的に変化させる手段を備え、ＬＭＳアル
ゴリズムにより係数更新を行う等化器において、修正係
数を適応的に変化させる手段を備えた請求項１から９の
いずれかに記載の受信装置であり、忘却係数を適応的に
変化させ、修正係数を適応的に変化させることによっ
て、フラットフェージング補償能力と遅延波除去能力を
さらに向上させることができる。

【００２３】以下、本発明の実施の形態について、図１
から図１８を用いて説明する。なお、説明の便宜上、従
来例の説明に用いた符号を同様な構成要素および信号に
対して用いてある。（第１の実施の形態）図１は本発明の第１の実施の形態
を示している。図１において、１は信号を受信する空中
線、２は入力信号に対し直交検波を行う直交検波器、３
と４は入力信号に対し帯域制限を行う帯域制限フィルタ
（ルートナイキストフィルタ）、５と６はアナログ信号
をディジタル信号に変換するＡ／Ｄ変換器、７はベー
スバンド信号に対し、フラットフェージング報償を行う
とともに遅延波除去を行うＲＬＳアルゴリズムにより係
数更新を行う判定帰還型等化器、４１はベースバンド信
号に対し、フラットフェージング報償を行うとともに遅
延波除去を行うＬＭＳアルゴリズムにより係数更新を行
う判定帰還型等化器、４２はディジタル減算器、４３は
判定器、４４はスイッチである。

【００２４】次に、第１実施の形態の動作を説明する。
以上のように構成された受信装置では、まず、空中線１
によって受信された受信信号５は、直交検波器２によっ
て直交検波され、ベースバンドＩ信号９とベースバンド
Ｑ信号１０が得られる。次に、ベースバンドＩ信号９と
ベースバンドＱ信号１０は、それぞれルートナイキスト
フィルタ３、４により帯域制限され、帯域制限されたベ
ースバンドＩ信号１１と帯域制限されたベースバンドＱ
信号１２が得られる。次に、帯域制限されたベースバン
ドＩ信号１１と帯域制限されたベースバンドＱ信号１２
は、それぞれＡ／Ｄ変換器５、６によりディジタル信号
に変換され、ディジタルＩ信号１３とディジタルＱ信号
１４が得られる。次に、ディジタルＩ信号１３とディジ
タルＱ信号１４は、ＲＬＳアルゴリズムにより係数更新
を行う判定帰還型等化器７によってフラットフェージン
グ補償をされるとともに遅延波を除去され、等化後の信
号１５が得られる。同様に、ディジタルＩ信号１３とデ
ィジタルＱ信号１４は、ＬＭＳアルゴリズムにより係数
更新を行う判定帰還型等化器４１によってフラットフェ
ージング補償をされるとともに遅延波を除去され、等化
後の信号４５が得られる。最後に、等化後の信号１５と
４５はスイッチ４４によって切り換えられ、出力信号４
６が得られる。

【００２５】ここで、ＲＬＳアルゴリズムにより係数更
新を行う判定帰還型等化器７の判定誤差信号４７とＬＭ
Ｓアルゴリズムにより係数更新を行う判定帰還型等化器
４１の判定誤差信号４８は、ディジタル減算器４２によ
って減算され、信号４９が得られる。次に、この信号４
９は、判定器４３によって判定され、制御信号５０が得
られる。この制御信号５０は、スイッチ４４を制御す
る。

【００２６】ＲＬＳアルゴリズムにより係数更新を行う
判定帰還型等化器７の構成および動作については図２０
に示した従来例と同じなので、ここではＬＭＳアルゴリ
ズムにより係数更新を行う判定帰還型等化器４１につい
て図２を参照して説明する。図２において、５１と５２
と５３と５４は入力信号に対しサンプリング周期だけ遅
延させる遅延器、５５と５６と５７と１８と５９はディ
ジタル乗算器、６０はディジタル加算器、６１は入力信
号を判定する判定器、６２はディジタル減算器、６３は
ＲＬＳアルゴリズムにより判定帰還型等化器のタップ係
数情報を更新する係数更新器である。

【００２７】以上のように構成されたＲＬＳアルゴリズ
ムにより係数更新を行う判定帰還型等化器では、まず、
ベースバンド信号６４と、ベースバンド信号６４をサン
プリング周期だけ遅延させた信号６５と、信号６５をサ
ンプリング周期だけ遅延させた信号６６と、信号６６を
サンプリング周期だけ遅延させた信号６７は、それぞれ
乗算器５５と５６と５７と５８によって、それぞれタッ
プ係数信号ｂ１、ｂ２、ｂ３、ｂ４と乗算され、それぞ
れ信号６８、６９、７０、７１が得られる。また、等化
後の信号４５をサンプリング周期だけ遅延させた信号７
２は、ディジタル乗算器５９によってタップ係数信号ｂ
５と乗算され、信号７３が得られる。次に、信号６８、
６９、７０、７１、７３は、ディジタル加算器６０によ
って加算され、信号７４が得られる。この信号７４は、
判定器６１によって判定され、等化後の信号４５が得ら
れる。また、信号７４と等化後の信号４５は、ディジタ
ル減算器６２によって減算され、信号７５が得られる。
この信号７５は、ＬＭＳアルゴリズムによる係数更新器
６３に入力され、判定帰還型等化器４１のタップ係数が
更新され、タップ係数信号ｂ１、ｂ２、ｂ３、ｂ４、ｂ
５が出力される。このように、ＬＭＳアルゴリズムによ
り係数更新を行う判定帰還型等化器４１は、図２０に示
したＲＬＳアルゴリズムによる係数更新器２８の代わり
に、ＬＭＳアルゴリズムによる係数更新器６３を備えた
こと以外は、ＲＬＳアルゴリズムにより係数更新を行う
判定帰還型等化器７と同じ構成で実現できる。

【００２８】ここで、ＬＭＳアルゴリズムを次式に示
す。Ｗ（ｎ）＝ｕｅ（ｎ）Ｗ（ｎ−１）・・・（５）ただし、Ｗ（ｎ）; 判定帰還型等化器のタップ係数ｅ（ｎ）; 判定帰還型等化器によって出力される信号と
出力信号を判定した信号との差ｕ; 修正係数ｎ; １，２，３，・・・

【００２９】以上のように、本発明の第１の実施の形態
においては、ＲＬＳアルゴリズムにより係数更新を行う
判定帰還型等化器７とＬＭＳアルゴリズムにより係数更
新を行う判定帰還型等化器４１を有し、これら２つの等
化器による出力信号をスイッチ４４により切り換えるこ
とによって、フラットフェージング補償能力と遅延波除
去能力の両立を図ることができる。

【００３０】（実施の形態２）図３は本発明の第２の実
施の形態を示す。この第２の実施の形態が図１に示した
第１の実施の形態と異なるところは、判定帰還型等化器
７と４１の代わりに、ＦＩＲ等化器７６と７７を備えた
構成にあり、他は同じ構成なので、第１の実施の形態に
おける構成要素、信号等については同一符号を付して、
重複した説明は省略する。

【００３１】以下、第２の実施の形態の動作を図３を用
いて説明する。ベースバンドＩ信号１３とベースバンド
Ｑ信号１４を得るまでは、第１の実施の形態と同じであ
る。次に、ディジタルＩ信号１３とディジタルＱ信号１
４は、ＲＬＳアルゴリズムにより係数更新を行うＦＩＲ
等化器７６によってフラットフェージング補償をされる
とともに遅延波を除去され、等化後の信号８０が得られ
る。同様に、ディジタルＩ信号１３とディジタルＱ信号
１４は、ＬＭＳアルゴリズムにより係数更新を行うＦＩ
Ｒ等化器７７によってフラットフェージング補償をされ
るとともに遅延波を除去され、等化後の信号８１が得ら
れる。最後に、信号８０と信号８１は、スイッチ４４に
よって切り換えられ、出力信号８２が得られる。

【００３２】ここで図４は、ＲＬＳアルゴリズムにより
係数更新を行うＦＩＲ等化器７６の構成を示している。
このＦＩＲ等化器７６は、図２０に示したＲＬＳアルゴ
リズムにより係数更新を行う判定帰還型等化器におい
て、遅延器１９とディジタル乗算器２４を削除した構成
と同じ構成で実現でき、係数更新器２８からタップ係数
信号ｃ１、ｃ２、ｃ３、ｃ４が出力される。

【００３３】また図５は、ＬＭＳアルゴリズムにより係
数更新を行うＦＩＲ等化器７７の構成を示している。こ
のＦＩＲ等化器７７は、図２に示したＬＭＳアルゴリズ
ムにより係数更新を行う判定帰還型等化器において、遅
延器５４とディジタル乗算器５９を削除した構成と同じ
構成で実現でき、係数更新器６３からタップ係数信号ｄ
１、ｄ２、ｄ３、ｄ４が出力される。

【００３４】以上のように、本発明の第２の実施の形態
においては、第１の実施の形態における判定帰還型等化
器７と４１の代わりに、ＦＩＲ等化器７６と７７を備え
ることによって、第１の実施の形態よりもさらに演算量
の削減を図ることができる。

【００３５】（実施の形態３）図６は本発明の第３の実
施の形態を示す。この第３の実施の形態が図１に示した
第１の実施の形態と異なるところは、ＲＬＳアルゴリズ
ムにより係数更新を行う判定帰還型等化器７とＬＭＳア
ルゴリズムにより係数更新を行う判定帰還型等化器４１
の代わりに、１つの判定帰還型等化器８３を備えた構成
にあり、他は同じ構成なので、第１の実施の形態におけ
る構成要素、信号等については同一符号を付して、重複
した説明は省略する。

【００３６】以下、第３の実施の形態の動作を図６を用
いて説明する。ベースバンドＩ信号１３とベースバンド
Ｑ信号１４を得るまでは、第１の実施の形態と同じであ
る。次に、ディジタルＩ信号１３とディジタルＱ信号１
４は、判定帰還型等化器８３によってフラットフェージ
ング補償をされるとともに遅延波を除去され、出力信号
８４が得られる。

【００３７】ここで、図７は本発明の第３の実施の形態
における判定帰還型等化器８３の構成を示す。この判定
帰還型等化器８３は、図２０に示した判定帰還型等化器
の構成に、ＬＭＳアルゴリズムによる係数更新器６３、
スイッチ８５、８６、８７、メモリ８８、８９、ディジ
タル減算器９０および判定器９１を追加したものであ
る。

【００３８】以下、判定帰還型等化器８３の動作につい
て説明する。ディジタル減算器２７によって判定誤差を
表わす信号４０を得るまでは、図２０の判定帰還型等化
器と同じである。判定誤差を表わす信号４０は、スイッ
チ８６によって切り換えられ、ＲＬＳアルゴリズムによ
る係数更新器２８またはＬＭＳアルゴリズムによる係数
更新器６３に入力される。ＲＬＳアルゴリズムによる係
数更新器２８またはＬＭＳアルゴリズムによる係数更新
器６３から出力される信号は、スイッチ８７により切り
換えられて、判定帰還型等化器のタップ係数が更新さ
れ、タップ係数信号ｅ１、ｅ２、ｅ３、ｅ４、ｅ５が出
力される。

【００３９】判定誤差を表わす信号４０はまた、スイッ
チ８５によって切り換えられ、ＲＬＳアルゴリズムの場
合の判定誤差信号を格納するメモリ８８またはＬＭＳア
ルゴリズムの場合の判定誤差信号を格納するメモリ８９
に格納される。次に、ＲＬＳアルゴリズムの場合の判定
誤差信号９２とＬＭＳアルゴリズムの場合の判定誤差信
号９３は、ディジタル減算器９０によって減算され、信
号９４が得られる。この信号９４は、判定器９１によっ
て判定され、制御信号９５が得られる。この制御信号９
５は、スイッチ８６と８７を制御する。

【００４０】以上のように、本発明の第３の実施の形態
においては、第１の実施の形態におけるＲＬＳアルゴリ
ズムにより係数更新を行う判定帰還型等化器７とＬＭＳ
アルゴリズムにより係数更新を行う判定帰還型等化器４
１の代わりに、１つの判定帰還型等化器８３を備えるこ
とにより、第１の実施の形態よりもさらに演算量の削減
を図ることができる。

【００４１】（実施の形態４）図８は本発明の第４の実
施の形態を示す。この第４の実施の形態が図６に示した
第３の実施の形態と異なるところは、１つの判定帰還型
等化器８３の代わりに、１つのＦＩＲ等化器９６を備え
た構成にあり、他の構成は第３の実施の形態と同じであ
る。

【００４２】以下、第４の実施の形態の動作を図８を用
いて説明する。ベースバンドＩ信号１３とベースバンド
Ｑ信号１４を得るまでは、第３の実施の形態と同じであ
る。次に、ディジタルＩ信号１３とディジタルＱ信号１
４は、ＦＩＲ等化器９６によってフラットフェージング
補償をされるとともに遅延波を除去され、等化後の信号
９７が得られる。

【００４３】ここで図９は本発明の第４の実施の形態に
おけるＦＩＲ等化器９６の構成を示している。このＦＩ
Ｒ等化器９６は、図７に示した第３の実施の形態におけ
る判定帰還型等化器において、遅延器１９とディジタル
乗算器２４を削除したこと以外は同じ構成で実現でき
る。

【００４４】以上のように、本発明の第４の実施の形態
においては、第３の実施の形態における判定帰還型等化
器８３の代わりに、１つのＦＩＲ等化器９６を備えるこ
とによって、第３の実施の形態よりもさらに演算量の削
減を図ることができる。

【００４５】（実施の形態５）図１０は本発明の第５の
実施の形態を示す。この第５の実施の形態が図８に示す
第４の実施の形態と異なるところは、Ａ／Ｄ変換器と帯
域制限フィルタの順序を逆にして、アナログルートナイ
キストフィルタ３と４の代わりに、ディジタルルートナ
イキストフィルタ９８と９９を備えた点にある。他の構
成は第４の実施の形態と同じである。

【００４６】以下、第５の実施の形態の動作を図１０を
用いて説明する。ベースバンドＩ信号９とベースバンド
Ｑ信号１０を得るまでは、第４の実施の形態と同じであ
る。ベースバンドＩ信号９とベースバンドＱ信号１０
は、Ａ／Ｄ変換器５と６によってディジタル信号に変換
され、ディジタルＩ信号１００とディジタルＱ信号１０
１が得られる。次に、ディジタルＩ信号１００とディジ
タルＱ信号１０１は、ディジタルルートナイキストフィ
ルタ９８と９９によって帯域制限され、それぞれ帯域制
限されたディジタルベースバンドＩ信号１３とディジタ
ルベースバンドＱ信号１４が得られる。以降、出力信号
９７を得るまでは、第４の実施の形態と同じである。

【００４７】以上のように、本発明の第５の実施の形態
においては、第４の実施の形態におけるアナログルート
ナイキストフィルタ３と４をディジタルルートナイキス
トフィルタ９８と９９で構成することにより、第４の実
施の形態よりもさらに高精度な帯域制限フィルタを実現
して符号間干渉を減らすことができ、等化器の性能をさ
らに向上させることができる。

【００４８】（実施の形態６）図１１は本発明の第６の
実施の形態を示す。この第６の実施の形態が図１０に示
した第５の実施の形態と異なるところは、直流オフセッ
ト除去回路１０２と１０３を備えた点にある。他の構成
は第５の実施の形態と同じである。

【００４９】以下、第６の実施の形態の動作を図１１を
用いて説明する。それぞれ帯域制限されたディジタルベ
ースバンドＩ信号１３とディジタルベースバンドＱ信号
１４が得るまでは、第５の実施の形態と同じである。デ
ィジタルベースバンドＩ信号１３とディジタルベースバ
ンドＱ信号１４は、それぞれ直流オフセット除去回路１
０２と１０３によって直流オフセットを除去され、それ
ぞれ信号１０４と１０５が得られる。以降、出力信号９
７を得るまでは、第５の実施の形態と同じである。

【００５０】図１２は第６の実施の形態における直流オ
フセット除去回路１０２と１０３の構成例を示す。１０
６は信号の＋Ｐｅａｋ値を検出する＋Ｐｅａｋ値検出
器、１０７は信号の−Ｐｅａｋ値を検出する−Ｐｅａｋ
値検出器、１０８はディジタル加算器、１０９は１／２
の乗算を行うディジタル乗算器、１１０はディジタル減
算器である。

【００５１】以下、この直流オフセット除去回路１０２
と１０３の動作を説明する。信号１３または１４はそれ
ぞれ＋Ｐｅａｋ値検出器１０６と−Ｐｅａｋ値検出器１
０７によって、それぞれ＋Ｐｅａｋ値と−Ｐｅａｋ値を
検出され、それぞれ＋Ｐｅａｋ値を表す信号１１１、−
Ｐｅａｋ値を表す信号１１２が得られる。次に、＋Ｐｅ
ａｋ値を表す信号１１１と−Ｐｅａｋ値を表す信号１１
２は、ディジタル加算器１０８によって加算され、信号
１１３が得られる。この信号１１３は、ディジタル乗算
１０９によって１／２の乗算をされ、直流オフセット１
１４が得られる。最後に、信号１３または１４と直流オ
フセット１１４が、ディジタル減算器１１０によって減
算され、直流オフセットを除去されたベースバンドＩ信
号１０４またはベースバンドＱ信号１０５が得られる。

【００５２】以上のように、本発明の第６の実施の形態
においては、ディジタル信号処理により直流オフセット
除去を行うことにより、第５の実施の形態よりもさらに
等化器の性能を向上させることができる。

【００５３】（実施の形態７）図１３は本発明の第７の
実施の形態を示す。この第７の実施の形態が図１０に示
した第５の実施の形態と異なるところは、空中線１で受
信した信号をＡ／Ｄ変換器１１５でＡ／Ｄ変換した後、
ディジタル直交検波器１１６でディジタル信号処理した
点にある。他の構成は第５の実施の形態と同じである。

【００５４】以下、第７の実施の形態の動作を図１３を
用いて説明する。空中線１で受信された信号８は、Ａ／
Ｄ変換器１１５によってディジタル信号に変換され、信
号１１７が得られる。この信号１１７は、ディジタル直
交検波器１１６によって直交検波され、信号１１８と信
号１１９が得られる。以降、ディジタルルートナイキス
トフィルタ９８、９９によって帯域制限された後、出力
信号９７を得るまでは、第５の実施の形態と同じであ
る。

【００５５】図１４は本実施の形態におけるディジタル
直交検波器１１６の構成を示す。１２０と１２１はディ
ジタル乗算器である。Ａ／Ｄ変換された信号１１７は、
それぞれディジタル乗算器１２０と１２１によって、そ
れぞれディジタルｃｏｓ信号とディジタルｓｉｎ信号と
乗算され、それぞれ信号１１８と信号１１９が得られ
る。

【００５６】以上のように、本発明の第７の実施の形態
においては、直交検波器としてディジタル直交検波器１
１６を使用することにより、第６の実施の形態よりもさ
らに等化器の性能を向上させることができる。

【００５７】（実施の形態８）図１４は本発明の第８の
実施の形態におけるディジタル直交検波器の別の構成例
を示し、受信装置全体の構成は図１３に示した第７の実
施の形態と同じである。この第８の実施の形態が第７の
実施の形態と異なるところは、ディジタル直交検波器１
１６として、ディジタル乗算器を用いずに、メモリを用
いて構成した点にある。

【００５８】以下、第８の実施の形態におけるディジタ
ル直交検波器１１６の動作を図１５を用いて説明する。
Ａ／Ｄ変換後の信号１１７は、それぞれメモリ１２２と
１２３に入力される。次に、ディジタルｃｏｓ信号とデ
ィジタルｓｉｎ信号がそれぞれメモリ１２２と１２３に
入力される。メモリ１２２には信号１１７とディジタル
ｃｏｓ信号の乗算結果が格納され、メモリ１２３には信
号１１７とディジタルｓｉｎ信号の乗算結果が格納さ
れ、これらの乗算結果として信号１１８と信号１１９が
得られる。

【００５９】以上のように、本発明の第８の実施の形態
においては、ディジタル直交検波器１１６をメモリ１２
２と１２３を用いて構成することにより、第７の実施の
形態よりもさらにベースバンド信号の伝送速度を高くす
ることができ、また演算量を削減することができる。

【００６０】（実施の形態９）図１６は本発明の第９の
実施の形態におけるディジタル直交検波器のさらに別の
構成例を示し、受信装置全体の構成は図１３に示した第
７の実施の形態と同じである。この第９の実施の形態が
第７の実施の形態と異なるところは、ディジタル直交検
波器１１６として、ディジタル乗算器を用いずに、極性
反転器１２４、１２５とマルチプレクサスイッチ１２
６、１２７を用いた点にある。

【００６１】以下、第９の実施の形態におけるディジタ
ル直交検波器１１６の動作を図１６を用いて説明する。
Ａ／Ｄ変換後の信号１１７は、極性反転器１２４と１２
５によって極性反転され、それぞれ信号１２８と１２９
が得られる。次に、信号１１７と信号１２８は、マルチ
プレクサスイッチ１２６によってサンプリング周期のタ
イミングで時間順に選択出力され、信号１１８としてＩ
₁（ｎＴ）が得られる。この信号１１８は次式で示され
る。Ｉ₁（ｎＴ）＝Ｉ（ｎＴ）；ｎ＝４ｋ０；ｎ＝４ｋ＋１ −Ｉ（ｎＴ）；ｎ＝４ｋ＋２０；ｎ＝４ｋ＋３ただし、ｋ＝０，１，２，・・・・・・（６）

【００６２】ここで、信号Ｉ₁（ｎＴ）にｃｏｓ２πｆ
_oｎＴを乗算すると、Ｉ₁（ｎＴ）ｃｏｓ２πｆ_oｎＴ
となるが、ｆ_o＝１／４Ｔとした場合（ローカル信号の
１周期のオーバーサンプリングを４とした場合）の信号
Ｉ₁（ｎＴ）ｃｏｓ２πｆ_oｎＴは（７）式のように変
形できる。したがって、（７）式は信号Ｉ₁（ｎＴ）に
ｃｏｓ信号を乗算することと等価である。同様にして、
信号１１７と信号１２９は、マルチプレクサスイッチ１
２７によってサンプリング周期のタイミングで時間順に
選択出力され、信号１１９としてＱ₁（ｎＴ）が得られ
る。この信号１１９は次式で示される。Ｑ₁（ｎＴ）＝０；ｎ＝４ｋＱ（ｎＴ）；ｎ＝４ｋ＋１０；ｎ＝４ｋ＋２ −Ｑ（ｎＴ）；ｎ＝４ｋ＋３・・・（７）

【００６３】以上のように、本発明の第９の実施の形態
においては、ディジタル直交検波器１１６を極性反転器
１２４、１２５とマルチプレクサスイッチ１２６、１２
７を用いて構成することより、第８の実施の形態よりも
さらに、ベースバンド信号の伝送速度を高くすることが
でき、また演算量を削減することができる。

【００６４】（実施の形態１０）図１７は本発明の第１
０の実施の形態におけるＲＬＳアルゴリズムにより係数
更新を行う判定帰還型等化器の構成を示し、受信装置全
体の構成は図１に示した第１の実施の形態と同じであ
る。この第１０の実施の形態が第１実施の形態と異なる
ところは、ＲＬＳアルゴリズムにより係数更新を行う判
定帰還型等化器７の構成が、第１の実施の形態で引用し
た図２０の構成に、忘却係数の異なる２つの係数更新器
２８Ａ、２８Ｂと、スイッチ１３０、１３１、１３２と
メモリ１３３１３４と、ディジタル減算器１３５と、判
定器１３６とを加えた構成を備え、忘却係数を適応的に
変化させる点にある。

【００６５】以下、第１０の実施の形態における判定帰
還型等化器７の動作を図１７を用いて説明する。ディジ
タル減算器２７によって判定誤差信号４０を得るまで
は、第１の実施の形態と同じである。判定誤差信号４０
は、スイッチ１３１によって切り換えられ、それぞれ忘
却係数の異なる２つの係数更新器２８Ａまたは２８Ｂに
入力される。これら２つの係数更新器２８Ａまたは２８
Ｂから出力された信号は、それぞれスイッチ１３２によ
って切り換えられ、タップ係数情報信号ｇ１、ｇ２、ｇ
３、ｇ４、ｇ５が得られる。また、判定誤差信号４０
は、スイッチ１３０によっても切り換えられ、メモリ１
３３または１３４に入力され、それぞれの忘却係数の場
合の判定誤差信号が、記憶される。次に、メモリ１３３
および１３４から出力された信号１３７おび１３８が、
ディジタル減算器１３５により減算され、信号１３９が
得られる。最後に、この信号１３９が、判定器１３６に
よって判定され、制御信号１４０が得られる。この制御
信号１４０は、スイッチ１３１と１３２を制御する。

【００６６】一般に、忘却係数λを大きくするにつれ
て、等化器のタップの精度は良くなり遅延波除去能力は
向上するが、回線への追従能力は低下し、フラットフェ
ージング補償能力は低下する。このため、フラットフェ
ージング周波数が低い場合は、忘却係数λは大きい方が
ビット誤り率特性が良くなるが、フラットフェージング
周波数が高い場合は、忘却係数λは小さい方がビット誤
り率特性が良くなる。したがって、忘却係数λを適応的
に変化させることによって、フラットフェージング補償
能力と遅延波除去能力の両立をさらに図ることができ
る。

【００６７】なお、本実施の形態におけるＬＭＳアルゴ
リズムにより係数更新を行う判定帰還型等化器４１の構
成は、図２に示した第１の実施の形態のそれと同じであ
る。

【００６８】以上のように、本発明の第１０の実施の形
態においては、忘却係数の異なる２つの係数更新器２８
Ａ、２８Ｂを備えることによって第１の実施の形態より
もさらにフラットフェージング補償能力と遅延波除去能
力を両立を図ることができる。

【００６９】（実施の形態１１）図１８は本発明の第１
１の実施の形態におけるＬＭＳアルゴリズムにより係数
更新を行う判定帰還型等化器の構成例を示し、受信装置
全体の構成は図１に示した第１の実施の形態と同じであ
る。この第１１の実施の形態が第１実施の形態と異なる
ところは、ＬＭＳアルゴリズムにより係数更新を行う判
定帰還型等化器４１の構成が、第１の実施の形態におけ
る図２の構成に、修正係数の異なる２つの係数更新器６
３Ａ、６３Ｂとスイッチ１４１、１４２、１４３と、メ
モリ１４４、１４５と、ディジタル減算器１４６と、判
定器１４７とを加えた構成を備え、修正係数を適応的に
変化させる点にある。

【００７０】以下、第１１の実施の形態における判定帰
還型等化器４１の動作を図１８を用いて説明する。ディ
ジタル減算器６２によって判定誤差信号７５を得るまで
は、第１の実施の形態と同じであるこの判定誤差信号７
５は、スイッチ１４２によって切り換えられ、それぞれ
修正係数の異なる２つの係数更新器６３Ａまたは６３Ｂ
に入力される。これら２つの係数更新器６３Ａまたは６
３Ｂから出力された信号は、それぞれスイッチ１４３に
よって切り換えられ、タップ係数情報信号ｈ１、ｈ２、
ｈ３、ｈ４、ｈ５が得られる。また、判定誤差信号７５
は、スイッチ１４１によっても切り換えられ、メモリ１
４４または１４５に入力され、それぞれの修正係数の場
合の判定誤差信号が記憶される。次に、メモリ１４４お
よび１４５から出力された信号１４８おび１４９が、デ
ィジタル減算器１４６により減算され、信号１５０が得
られる。最後に、この信号１５０が、判定器１４７によ
って判定され、制御信号１５１が得られる。この制御信
号１５１は、スイッチ１４２と１４３を制御する。

【００７１】一般に、修正係数ｕを小さくするにつれ
て、等化器のタップの精度は良くなり遅延波除去能力は
向上するが、回線への追従能力は低下し、フラットフェ
ージング補償能力は低下する。このため、フラットフェ
ージング周波数が低い場合は、修正係数ｕは小さい方が
ビット誤り率特性が良くなるが、フラットフェージング
周波数が高い場合は、修正係数ｕは大きい方がビット誤
り率特性が良くなる。したがって、修正係数ｕを適応的
に変化させることによって、フラットフェージング補償
能力と遅延波除去能力の両立をさらに図ることができ
る。

【００７２】なお、本実施の形態におけるＲＬＳアルゴ
リズムにより係数更新を行う判定帰還型等化器７の構成
は、図２０を引用した第１の実施の形態と同じである。

【００７３】以上のように、本発明の第１１の実施の形
態においては、第１の実施の形態よりもさらにフラット
フェージング補償範と遅延波除去能力の両立を図ること
ができる。また、上記第１０の実施の形態よりもさらに
演算量を削減することができる。

【００７４】（実施の形態１２）本発明の第１２の実施
の形態は、第１の実施の形態において、ＲＬＳアルゴリ
ズムにより係数更新を行う判定帰還型等化器７として上
記第１０の実施の形態で示したものを用い、ＬＭＳアル
ゴリズムにより係数更新を行う判定帰還型等化器４１と
して上記第１１の実施の形態で示したものを用いたもの
である。したがって、ＲＬＳアルゴリズムにより係数更
新を行う判定帰還型等化器７の動作は上記第１０の実施
の形態と同じであり、ＬＭＳアルゴリズムにより係数更
新を行う判定帰還型等化器４１の動作は上記第１１の実
施の形態と同じである。

【００７５】以上のように、本発明の第１２の実施の形
態においては、ＲＬＳアルゴリズムにより係数更新を行
う判定帰還型等化器７における忘却係数λと、ＬＭＳア
ルゴリズムにより係数更新を行う判定帰還型等化器４１
における修正係数ｕを適応的に変化させることにより、
第１の実施の形態よりもさらにフラットフェージング補
償能力と遅延波除去能力の両立を図ることができる。ま
た、上記第１０の実施の形態と上記第１１の実施の形態
よりもさらにフラットフェージング補償能力と遅延波除
去能力の両立を図ることができる。

【００７６】

【発明の効果】本発明は、上記各実施の形態から明らか
なように、ＲＬＳアルゴリズムにより係数更新を行う判
定帰還型等化器と、ＬＭＳアルゴリズムにより係数更新
を行う判定帰還型等化器を有し、これら２つの等化器に
よる出力信号を適応的に切り換えることによって、フラ
ットフェージング補償能力と遅延波除去能力の両立を図
ることができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における受信装置の
構成を示すブロック図

【図２】本発明の第１の実施形態における受信装置おけ
るＬＭＳアルゴリズムにより係数更新を行う判定帰還型
等化器の構成を示すブロック図

【図３】本発明の第２の実施の形態における受信装置の
構成を示すブロック図

【図４】本発明の第２の実施形態における受信装置おけ
るＲＬＳアルゴリズムにより係数更新を行う判定帰還型
等化器の構成を示すブロック図

【図５】本発明の第２の実施形態における受信装置おけ
るＬＭＳアルゴリズムにより係数更新を行う判定帰還型
等化器の構成を示すブロック図

【図６】本発明の第３の実施の形態における受信装置の
構成を示すブロック図

【図７】本発明の第３の実施形態における判定帰還型等
化器の構成を示すブロック図

【図８】本発明の第４の実施の形態における受信装置の
構成を示すブロック図

【図９】本発明の第４の実施形態におけるＦＩＲ等化器
構成を示すブロック図

【図１０】本発明の第５の実施の形態における受信装置
の構成を示すブロック図

【図１１】本発明の第６の実施の形態における受信装置
の構成を示すブロック図

【図１２】本発明の第６の実施形態における直流オフセ
ット除去回路の構成を示すブロック図

【図１３】本発明の第７の実施の形態における受信装置
の構成を示すブロック図

【図１４】本発明の第７の実施形態における直交検波器
の構成を示すブロック図

【図１５】本発明の第８の実施形態における直交検波器
の構成を示すブロック図

【図１６】本発明の第９の実施形態における直交検波器
の構成を示すブロック図

【図１７】本発明の第１０の実施形態と第１２の実施形
態における受信装置のＲＬＳアルゴリズムにより係数更
新を行う判定帰還型等化器の構成を示すブロック図

【図１８】本発明の第１１の実施形態と第１２の実施形
態における受信装置のＬＭＳアルゴリズムにより係数更
新を行う判定帰還型等化器の構成を示すブロック図

【図１９】従来の受信装置の構成を示すブロック図

【図２０】従来の受信装置におけるＲＬＳアルゴリズム
により係数更新を行う判定帰還型等化器の構成を示すブ
ロック図

【符号の説明】

１空中線２直交検波器３、４帯域制限フィルタ（アナログルートナイキスト
フィルタ）５、６Ａ／Ｄ変換器７、４１判定帰還型等化器４２ディジタル減算器４３判定器４４スイッチ１６、１７、１８、１９、５１、５２、５３、５４遅
延器２０、２１、２２、２３、２４、５５、５６、５７、５
８、５９ディジタル乗算器２５、６０ディジタル加算器２６、６１判定器２７、６２ディジタル減算器２８、２８Ａ、２８Ｂ、６３、６３Ａ、６３Ｂ係数更
新器７６、７７、９６ＦＩＲ等化器８３判定帰還型等化器８５、８６、８７、１３１、１３２、１３３、１４１、
１４２、１４３スイッチ８８、８９、１３３、１３４、１４４、１４５メモリ９０、１３５、１４６ディジタル減算器９１、１３６、１４７判定器９８、９９帯域制限フィルタ（ディジタルルートナイ
キストフィルタ）１０２、１０３ＤＣオフセット除去回路１０６＋Ｐｅａｋ値検出器１０７ −Ｐｅａｋ値検出器１０８ディジタル加算器１０９ディジタル乗算器１１０ディジタル減算器１１６ディジタル直交検波器１１９、１２０ディジタル乗算器１２２、１２３メモリ１２４、１２５極性反転器１２６、１２７マルチプレクサスイッチ

Claims

【特許請求の範囲】

【請求項１】受信した入力信号に対し直交検波を行っ
てベースバンドＩ、Ｑ信号を得る直交検波器と、得られ
たベースバンドＩ、Ｑ信号に対しそれぞれ帯域制限を行
う帯域制限フィルタと、帯域制限されたＩ、Ｑ信号をそ
れぞれディジタル信号に変換するＡ／Ｄ変換器と、ディ
ジタル変換されたＩ信号に対しＲＬＳアルゴリズムによ
り係数更新を行う判定帰還型等化器と、ディジタル変換
されたＱ信号に対しＬＭＳアルゴリズムにより係数更新
を行う判定帰還型等化器と、これら２つの判定帰還型等
化器からの出力を切り換えて出力するスイッチ手段とを
備えた受信装置。
【請求項２】受信した入力信号に対し直交検波を行っ
てベースバンドＩ、Ｑ信号を得る直交検波器と、得られ
たベースバンドＩ、Ｑ信号をそれぞれディジタル信号に
変換するＡ／Ｄ変換器と、ディジタル変換されたＩ、Ｑ
信号に対しそれぞれ帯域制限を行うディジタル帯域制限
フィルタと、帯域制限されたＩ信号に対しＲＬＳアルゴ
リズムにより係数更新を行う判定帰還型等化器と、帯域
制限されたＱ信号に対しＬＭＳアルゴリズムにより係数
更新を行う判定帰還型等化器と、これら２つの判定帰還
型等化器からの出力を切り換えて出力するスイッチ手段
とを備えた受信装置。
【請求項３】ディジタル信号処理によりＩ、Ｑ信号の
直流オフセットを除去する手段を備えた請求項１または
２記載の受信装置。
【請求項４】受信した入力信号をディジタル信号に変
換するＡ／Ｄ変換器と、ディジタル変換された入力信号
に対し直交検波を行ってベースバンドＩ、Ｑ信号を得る
ディジタル直交検波器と、得られたベースバンドＩ、Ｑ
信号に対しそれぞれ帯域制限を行うディジタル帯域制限
フィルタと、帯域制限されたＩ信号に対しＲＬＳアルゴ
リズムにより係数更新を行う判定帰還型等化器と、帯域
制限されたＱ信号に対しＬＭＳアルゴリズムにより係数
更新を行う判定帰還型等化器と、これら２つの判定帰還
型等化器からの出力を切り換えて出力するスイッチ手段
とを備えた受信装置。
【請求項５】ディジタル直交検波器が、２つのメモリ
により構成された請求項４記載の受信装置。
【請求項６】ディジタル直交検波器が、２つの極性反
転器と２つのマルチプレクサスイッチにより構成された
請求項４記載の受信装置。
【請求項７】２つの判定帰還型等化器に代えて、それ
ぞれＲＬＳおよびＬＭＳアルゴリズムにより係数更新を
行う２つのＦＩＲ等化器を備えた請求項１から６のいず
れかに記載の受信装置。
【請求項８】２つの判定帰還型等化器の代えて、それ
ぞれＲＬＳおよびＬＭＳアルゴリズムにより係数更新を
行う１つの判定帰還型等化器を備えた請求項１から６の
いずれかに記載の受信装置。
【請求項９】２つの判定帰還型等化器の代えて、それ
ぞれＲＬＳおよびＬＭＳアルゴリズムにより係数更新を
行う１つのＦＩＲ等化器を備えた請求項１から６のいず
れかに記載の受信装置。
【請求項１０】ＲＬＳアルゴリズムにより係数更新を
行う等化器において、忘却係数を適応的に変化させる手
段を備えた請求項１から９のいずれかに記載の受信装
置。
【請求項１１】ＬＭＳアルゴリズムにより係数更新を
行う等化器において、修正係数を適応的に変化させる手
段を備えた請求項１から９のいずれかに記載の受信装
置。
【請求項１２】ＲＬＳアルゴリズムにより係数更新を
行う等化器において、忘却係数を適応的に変化させる手
段を備え、ＬＭＳアルゴリズムにより係数更新を行う等
化器において、修正係数を適応的に変化させる手段を備
えた請求項１から９のいずれかに記載の受信装置。