JPH1012060A - 透明導電膜の形成方法 - Google Patents
透明導電膜の形成方法Info
- Publication number
- JPH1012060A JPH1012060A JP18422796A JP18422796A JPH1012060A JP H1012060 A JPH1012060 A JP H1012060A JP 18422796 A JP18422796 A JP 18422796A JP 18422796 A JP18422796 A JP 18422796A JP H1012060 A JPH1012060 A JP H1012060A
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- JP
- Japan
- Prior art keywords
- film
- ito film
- transparent conductive
- conductive film
- resistivity
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- Surface Treatment Of Glass (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Physical Vapour Deposition (AREA)
- Non-Insulated Conductors (AREA)
- Manufacturing Of Electric Cables (AREA)
Abstract
(57)【要約】
【課題】 ITO膜のシート抵抗を小さくする。
【解決手段】 平面サイズ320mm×340mmのガ
ラス基板11上にスパッタリング法により成膜された膜
厚500Å程度のITO膜12に、ビームサイズを36
0mm×0.1mmの細長い帯状とされたKrFエキシ
マレーザをエネルギ密度60〜120mJ/cm2程度
でビーム幅方向にオーバーラップさせながらスキャン照
射する。すると、ITO膜12が再結晶化し、この再結
晶化したITO膜12のシート抵抗は成膜時よりも小さ
くなる。
ラス基板11上にスパッタリング法により成膜された膜
厚500Å程度のITO膜12に、ビームサイズを36
0mm×0.1mmの細長い帯状とされたKrFエキシ
マレーザをエネルギ密度60〜120mJ/cm2程度
でビーム幅方向にオーバーラップさせながらスキャン照
射する。すると、ITO膜12が再結晶化し、この再結
晶化したITO膜12のシート抵抗は成膜時よりも小さ
くなる。
Description
【0001】
【発明の属する技術分野】この発明は透明導電膜の形成
方法に関する。
方法に関する。
【0002】
【従来の技術】例えばITO(Indium Tin Oxide)からな
る透明導電膜は、液晶表示装置における透明電極等とし
て利用されている。ところで、アクティブマトリクス型
の液晶表示装置には、スイッチング素子としての薄膜ト
ランジスタを2回のフォトリソグラフィ処理により形成
することにより、全体の製造工程の簡略化を図ったもの
がある。図6(A)、(B)は従来のこのような液晶表
示装置の一部を示したものである。この液晶表示装置は
ガラス基板1を備えている。ガラス基板1の上面の各所
定の個所には、1回目のフォトリソグラフィ処理によ
り、ITO膜からなるドレイン電極を含むドレインライ
ン(信号ライン)2、ソース電極3及びソース電極3に
接続された画素電極4が形成されている。ガラス基板1
上のゲートライン(5)形成領域には、2回目のフォト
リソグラフィ処理により、上から順に、アルミニウムか
らなるゲート電極を含むゲートライン(走査ライン)
5、窒化シリコンからなるゲート絶縁膜6及びポリシリ
コンからなる半導体薄膜7が形成されている。
る透明導電膜は、液晶表示装置における透明電極等とし
て利用されている。ところで、アクティブマトリクス型
の液晶表示装置には、スイッチング素子としての薄膜ト
ランジスタを2回のフォトリソグラフィ処理により形成
することにより、全体の製造工程の簡略化を図ったもの
がある。図6(A)、(B)は従来のこのような液晶表
示装置の一部を示したものである。この液晶表示装置は
ガラス基板1を備えている。ガラス基板1の上面の各所
定の個所には、1回目のフォトリソグラフィ処理によ
り、ITO膜からなるドレイン電極を含むドレインライ
ン(信号ライン)2、ソース電極3及びソース電極3に
接続された画素電極4が形成されている。ガラス基板1
上のゲートライン(5)形成領域には、2回目のフォト
リソグラフィ処理により、上から順に、アルミニウムか
らなるゲート電極を含むゲートライン(走査ライン)
5、窒化シリコンからなるゲート絶縁膜6及びポリシリ
コンからなる半導体薄膜7が形成されている。
【0003】ところで、このような液晶表示装置におい
て、ドレイン電極を含むドレインライン2、ソース電極
3及び画素電極4を形成するためのITO膜を成膜する
場合、スパッタリング法によって行う場合が多い。その
理由は、第1に成膜時間を短くすることができるからで
ある。第2に、成膜されたITO膜をエッチングする際
に、そのエッチング速度を速くすることができるからで
ある。第3に、成膜されたITO膜の抵抗の変動が小さ
い上、膜厚500Å程度に成膜すると、成膜時のシート
抵抗を40Ω/□(抵抗率2×10-4Ω・m)程度と小
さくすることができるからである。
て、ドレイン電極を含むドレインライン2、ソース電極
3及び画素電極4を形成するためのITO膜を成膜する
場合、スパッタリング法によって行う場合が多い。その
理由は、第1に成膜時間を短くすることができるからで
ある。第2に、成膜されたITO膜をエッチングする際
に、そのエッチング速度を速くすることができるからで
ある。第3に、成膜されたITO膜の抵抗の変動が小さ
い上、膜厚500Å程度に成膜すると、成膜時のシート
抵抗を40Ω/□(抵抗率2×10-4Ω・m)程度と小
さくすることができるからである。
【0004】しかるに、最近では、液晶表示装置の大面
積化や高精細化の関係から、ITO膜のシート抵抗のさ
らなる低減が望まれている。その理由は、大面積化に伴
ってドレインライン2の長さを長くすると、その長くし
た分に応じてドレインライン2の抵抗が増大し、ドレイ
ンライン2を介して画素電極4に供給されるデータ信号
に遅延が生じるからである。さらに、高精細化に伴って
ドレインライン2の幅を小さくすると、その小さくした
分に応じてドレインライン2の抵抗が増大し、これまた
ドレインライン2を介して画素電極4に供給されるデー
タ信号に遅延が生じるからである。ところで、スパッタ
リング法において、ITO膜のシート抵抗のさらなる低
減は可能である。その方法としては、第1にITO膜の
膜厚を厚くする方法があり、第2に成膜時の基板温度を
高くしてITO膜の抵抗率を低減する方法がある。
積化や高精細化の関係から、ITO膜のシート抵抗のさ
らなる低減が望まれている。その理由は、大面積化に伴
ってドレインライン2の長さを長くすると、その長くし
た分に応じてドレインライン2の抵抗が増大し、ドレイ
ンライン2を介して画素電極4に供給されるデータ信号
に遅延が生じるからである。さらに、高精細化に伴って
ドレインライン2の幅を小さくすると、その小さくした
分に応じてドレインライン2の抵抗が増大し、これまた
ドレインライン2を介して画素電極4に供給されるデー
タ信号に遅延が生じるからである。ところで、スパッタ
リング法において、ITO膜のシート抵抗のさらなる低
減は可能である。その方法としては、第1にITO膜の
膜厚を厚くする方法があり、第2に成膜時の基板温度を
高くしてITO膜の抵抗率を低減する方法がある。
【0005】
【発明が解決しようとする課題】しかしながら、ITO
膜の膜厚を厚くする方法では、ドレインライン2の膜厚
が厚くなるばかりでなく、画素電極4の膜厚も厚くなる
ので、画素電極4の透明性が低下し、またITO膜の成
膜に時間がかかることになるので、スループットが低下
するという問題がある。一方、成膜時の基板温度を高く
してITO膜の抵抗率を低減する方法では、カラー液晶
表示装置においてカラーフィルタを形成した後のガラス
基板にITO膜を成膜する場合、カラーフィルタに熱的
ダメージを与えないようにするための限界温度が215
℃程度であるので、基板温度をあまり高くすることがで
きず、ひいてはITO膜の抵抗率の低減に限界があると
いう問題がある。この発明の課題は、膜厚を厚くしたり
成膜時の基板温度を高くしたりすることなく、透明導電
膜のシート抵抗を小さくすることである。
膜の膜厚を厚くする方法では、ドレインライン2の膜厚
が厚くなるばかりでなく、画素電極4の膜厚も厚くなる
ので、画素電極4の透明性が低下し、またITO膜の成
膜に時間がかかることになるので、スループットが低下
するという問題がある。一方、成膜時の基板温度を高く
してITO膜の抵抗率を低減する方法では、カラー液晶
表示装置においてカラーフィルタを形成した後のガラス
基板にITO膜を成膜する場合、カラーフィルタに熱的
ダメージを与えないようにするための限界温度が215
℃程度であるので、基板温度をあまり高くすることがで
きず、ひいてはITO膜の抵抗率の低減に限界があると
いう問題がある。この発明の課題は、膜厚を厚くしたり
成膜時の基板温度を高くしたりすることなく、透明導電
膜のシート抵抗を小さくすることである。
【0006】
【課題を解決するための手段】この発明は、基板上に成
膜した透明導電膜にレーザを照射することにより、成膜
時よりも抵抗率の小さい透明導電膜を形成するようにし
たものである。
膜した透明導電膜にレーザを照射することにより、成膜
時よりも抵抗率の小さい透明導電膜を形成するようにし
たものである。
【0007】この発明によれば、基板上に成膜した透明
導電膜にレーザを照射することにより、成膜時よりも抵
抗率の小さい透明導電膜を形成することができるので、
膜厚を厚くしたり成膜時の基板温度を高くしたりするこ
となく、透明導電膜のシート抵抗を小さくすることがで
きる。
導電膜にレーザを照射することにより、成膜時よりも抵
抗率の小さい透明導電膜を形成することができるので、
膜厚を厚くしたり成膜時の基板温度を高くしたりするこ
となく、透明導電膜のシート抵抗を小さくすることがで
きる。
【0008】
【発明の実施の形態】次に、この発明の一実施形態にお
けるITO膜(透明導電膜)の形成方法について、図1
(A)及び(B)を参照しながら説明する。まず、図1
(A)に示すように、ガラス基板11の上面にスパッタ
リング法によりITO膜12を成膜する。次に、図1
(B)に示すように、ITO膜12にエキシマレーザを
照射すると、ITO膜12がアニールされて再結晶化す
る。すなわち、成膜時のITO膜12は多結晶状態であ
るが、アニールにより結晶粒の成長が促進され、結晶粒
の大きさが大きくなるとともに均一化されることにな
る。この結果、ITO膜12の抵抗率は成膜時よりも小
さくなる。したがって、ITO膜12の膜厚を厚くした
り成膜時の基板温度を高くしたりすることなく、ITO
膜12のシート抵抗を小さくすることができる。
けるITO膜(透明導電膜)の形成方法について、図1
(A)及び(B)を参照しながら説明する。まず、図1
(A)に示すように、ガラス基板11の上面にスパッタ
リング法によりITO膜12を成膜する。次に、図1
(B)に示すように、ITO膜12にエキシマレーザを
照射すると、ITO膜12がアニールされて再結晶化す
る。すなわち、成膜時のITO膜12は多結晶状態であ
るが、アニールにより結晶粒の成長が促進され、結晶粒
の大きさが大きくなるとともに均一化されることにな
る。この結果、ITO膜12の抵抗率は成膜時よりも小
さくなる。したがって、ITO膜12の膜厚を厚くした
り成膜時の基板温度を高くしたりすることなく、ITO
膜12のシート抵抗を小さくすることができる。
【0009】次に、具体例について説明する。まず、平
面サイズ320mm×340mmのガラス基板の上面に
マグネトロンスパッタリング法によりITO膜を膜厚5
00Å程度に成膜した。この場合、基板温度は、カラー
フィルタに熱ダメージを与えないための限界温度である
215℃程度とした。次に、エキシマレーザの照射につ
いて説明するが、まず、エキシマレーザのビームサイズ
を光学系により360mm×0.1mmの細長い帯状と
した。ビーム長さを360mmとするのは、ガラス基板
の所定の一辺の長さ(この場合、320mm)よりも大
きくするためである。また、エキシマレーザとしては、
波長がITO膜の基礎吸収端波長(340nm)よりも
短いものを用いた。例えばKrFエキシマレーザの波長
は248nm、XeClエキシマレーザの波長は308
nmであるが、ここではKrFエキシマレーザを用い
た。ITO膜の基礎吸収端波長よりも短い波長を有する
エキシマレーザを用いるのは、ITO膜のレーザ吸収率
を100%と効率良くするためである。
面サイズ320mm×340mmのガラス基板の上面に
マグネトロンスパッタリング法によりITO膜を膜厚5
00Å程度に成膜した。この場合、基板温度は、カラー
フィルタに熱ダメージを与えないための限界温度である
215℃程度とした。次に、エキシマレーザの照射につ
いて説明するが、まず、エキシマレーザのビームサイズ
を光学系により360mm×0.1mmの細長い帯状と
した。ビーム長さを360mmとするのは、ガラス基板
の所定の一辺の長さ(この場合、320mm)よりも大
きくするためである。また、エキシマレーザとしては、
波長がITO膜の基礎吸収端波長(340nm)よりも
短いものを用いた。例えばKrFエキシマレーザの波長
は248nm、XeClエキシマレーザの波長は308
nmであるが、ここではKrFエキシマレーザを用い
た。ITO膜の基礎吸収端波長よりも短い波長を有する
エキシマレーザを用いるのは、ITO膜のレーザ吸収率
を100%と効率良くするためである。
【0010】そして、空気中においてKrFエキシマレ
ーザをビーム幅方向にスキャンピッチを0.05mm、
0.02mm、0.01mm、0.005mm(オーバ
ーラップ率50%、80%、90%、95%)としてス
キャン照射した。この場合、エネルギー密度は、60m
J/cm2、80mJ/cm2、100mJ/cm2、1
20mJ/cm2、140mJ/cm2とした。ただし、
エネルギー密度は、図2に示すように、KrFエキシマ
レーザのビーム幅方向のビーム強度分布がなだらかな山
型となるので、ビーム幅(この場合、上記のように0.
1mm)をビーム強度の半価幅とし、このビーム幅にビ
ーム長さ(この場合、上記のように360mm)を掛け
てビーム照射面積を求め、1パルスの照射エネルギーを
このビーム照射面積で割った値とした。
ーザをビーム幅方向にスキャンピッチを0.05mm、
0.02mm、0.01mm、0.005mm(オーバ
ーラップ率50%、80%、90%、95%)としてス
キャン照射した。この場合、エネルギー密度は、60m
J/cm2、80mJ/cm2、100mJ/cm2、1
20mJ/cm2、140mJ/cm2とした。ただし、
エネルギー密度は、図2に示すように、KrFエキシマ
レーザのビーム幅方向のビーム強度分布がなだらかな山
型となるので、ビーム幅(この場合、上記のように0.
1mm)をビーム強度の半価幅とし、このビーム幅にビ
ーム長さ(この場合、上記のように360mm)を掛け
てビーム照射面積を求め、1パルスの照射エネルギーを
このビーム照射面積で割った値とした。
【0011】そして、ITO膜の抵抗率のエネルギー密
度依存性を調べたところ、図3及び図4に示す結果が得
られた。ただし、図4は図3の一部の詳細を拡大して示
したものである。これらの図において、×印はレーザス
キャン照射時のオーバーラップ率が50%、□印は80
%、○印は90%、△印は95%の場合におけるITO
膜の各抵抗率の平均値を示す。また、図4において、点
線は成膜時におけるITO膜の抵抗率を示す。さて、図
3から明らかなように、抵抗率は、オーバーラップ率に
関係なく、エネルギー密度60〜100mJ/cm2の
範囲において1×10-4Ω・cmオーダーにあり、10
0mJ/cm2を越えると急激に増大する。また、図4
から明らかなように、抵抗率は、エネルギー密度60〜
100mJ/cm2の範囲においてオーバーラップ率に
関係なく、点線で示す成膜時における抵抗率よりも小さ
くなっている。
度依存性を調べたところ、図3及び図4に示す結果が得
られた。ただし、図4は図3の一部の詳細を拡大して示
したものである。これらの図において、×印はレーザス
キャン照射時のオーバーラップ率が50%、□印は80
%、○印は90%、△印は95%の場合におけるITO
膜の各抵抗率の平均値を示す。また、図4において、点
線は成膜時におけるITO膜の抵抗率を示す。さて、図
3から明らかなように、抵抗率は、オーバーラップ率に
関係なく、エネルギー密度60〜100mJ/cm2の
範囲において1×10-4Ω・cmオーダーにあり、10
0mJ/cm2を越えると急激に増大する。また、図4
から明らかなように、抵抗率は、エネルギー密度60〜
100mJ/cm2の範囲においてオーバーラップ率に
関係なく、点線で示す成膜時における抵抗率よりも小さ
くなっている。
【0012】そして、図3から明らかなように、好まし
いエネルギー密度Eは60mJ/cm2≦E<120m
J/cm2の範囲にあることがわかる。このように、好
ましいエネルギー密度は比較的低いので、カラーフィル
タ等に熱的ダメージを与えないようにすることができ
る。また、図4から明らかなように、抵抗率が最も小さ
いのは、エネルギー密度が100mJ/cm2でオーバ
ーラップ率が○印の90%である場合であることがわか
る。そして、この場合の抵抗率は1.43×10-4Ω・
cm程度であり、点線で示す成膜時の抵抗率2.21×
10-4Ω・cm程度と比較して35%程度改善されてい
る。なお、ITO膜の透明性は、エネルギー密度60〜
140mJ/cm2の範囲において成膜時と同等であっ
た。したがって、エネルギー密度Eが60mJ/cm2
≦E<120mJ/cm2の範囲においては、ITO膜
の透明性については問題がないといえる。
いエネルギー密度Eは60mJ/cm2≦E<120m
J/cm2の範囲にあることがわかる。このように、好
ましいエネルギー密度は比較的低いので、カラーフィル
タ等に熱的ダメージを与えないようにすることができ
る。また、図4から明らかなように、抵抗率が最も小さ
いのは、エネルギー密度が100mJ/cm2でオーバ
ーラップ率が○印の90%である場合であることがわか
る。そして、この場合の抵抗率は1.43×10-4Ω・
cm程度であり、点線で示す成膜時の抵抗率2.21×
10-4Ω・cm程度と比較して35%程度改善されてい
る。なお、ITO膜の透明性は、エネルギー密度60〜
140mJ/cm2の範囲において成膜時と同等であっ
た。したがって、エネルギー密度Eが60mJ/cm2
≦E<120mJ/cm2の範囲においては、ITO膜
の透明性については問題がないといえる。
【0013】次に、ITO膜の結晶品質の均一性を調べ
るために、KrFエキシマレーザをエネルギー密度10
0mJ/cm2でオーバーラップ率を50%、80%、
90%、95%としてスキャン照射し、ITO膜の抵抗
率の標準偏差値(結晶品質の均一性に相当)を調べたと
ころ、図5に示す結果が得られた。この図において、●
印はオーバーラップ率50%、80%、90%、95%
の場合におけるITO膜の各抵抗率の標準偏差値を示
し、また点線は成膜時のITO膜の抵抗率の標準偏差値
を示す。さて、図5から明らかなように、抵抗率の標準
偏差値は、オーバーラップ率が50%と95%の場合に
は点線で示す成膜時の場合と同等であり、オーバーラッ
プ率90%でやや良くなく、オーバーラップ率80%で
さらに良くない。このことから、オーバーラップ率が5
0%程度と95%程度の場合には、ITO膜の結晶品質
の均一性は成膜時と同等であるといえる。
るために、KrFエキシマレーザをエネルギー密度10
0mJ/cm2でオーバーラップ率を50%、80%、
90%、95%としてスキャン照射し、ITO膜の抵抗
率の標準偏差値(結晶品質の均一性に相当)を調べたと
ころ、図5に示す結果が得られた。この図において、●
印はオーバーラップ率50%、80%、90%、95%
の場合におけるITO膜の各抵抗率の標準偏差値を示
し、また点線は成膜時のITO膜の抵抗率の標準偏差値
を示す。さて、図5から明らかなように、抵抗率の標準
偏差値は、オーバーラップ率が50%と95%の場合に
は点線で示す成膜時の場合と同等であり、オーバーラッ
プ率90%でやや良くなく、オーバーラップ率80%で
さらに良くない。このことから、オーバーラップ率が5
0%程度と95%程度の場合には、ITO膜の結晶品質
の均一性は成膜時と同等であるといえる。
【0014】なお、上記実施形態ではITO膜をスパッ
タリング法により成膜した場合について説明したが、こ
れに限らず、蒸着法や塗布法等によって成膜するように
してもよい。また、成膜したITO膜が非結晶状態であ
る場合には、エキシマレーザの照射により多結晶化する
ことができ、ひいては抵抗率を小さくすることができ
る。
タリング法により成膜した場合について説明したが、こ
れに限らず、蒸着法や塗布法等によって成膜するように
してもよい。また、成膜したITO膜が非結晶状態であ
る場合には、エキシマレーザの照射により多結晶化する
ことができ、ひいては抵抗率を小さくすることができ
る。
【0015】
【発明の効果】以上説明したように、この発明によれ
ば、基板上に成膜した透明導電膜にレーザを照射するこ
とにより、成膜時よりも抵抗率の小さい透明導電膜を形
成することができるので、膜厚を厚くしたり成膜時の基
板温度を高くしたりすることなく、透明導電膜のシート
抵抗を小さくすることができる。
ば、基板上に成膜した透明導電膜にレーザを照射するこ
とにより、成膜時よりも抵抗率の小さい透明導電膜を形
成することができるので、膜厚を厚くしたり成膜時の基
板温度を高くしたりすることなく、透明導電膜のシート
抵抗を小さくすることができる。
【図1】(A)、(B)はそれぞれこの発明の一実施形
態におけるITO膜の各形成工程を示す断面図。
態におけるITO膜の各形成工程を示す断面図。
【図2】エキシマレーザのビーム幅方向のビーム強度分
布を示す図。
布を示す図。
【図3】ITO膜の抵抗率のエネルギー密度依存性を示
す図。
す図。
【図4】図3の一部の詳細を示す図。
【図5】ITO膜の抵抗率の標準偏差値のオーバーラッ
プ率依存性を示す図。
プ率依存性を示す図。
【図6】(A)は従来の液晶表示装置の一部の平面図、
(B)はそのB−B線に沿う断面図。
(B)はそのB−B線に沿う断面図。
11 ガラス基板 12 ITO膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01B 5/14 H01B 5/14 A
Claims (5)
- 【請求項1】 基板上に成膜した透明導電膜にレーザを
照射することにより、成膜時よりも抵抗率の小さい透明
導電膜を形成することを特徴とする透明導電膜の形成方
法。 - 【請求項2】 請求項1記載の発明において、前記レー
ザの波長は前記透明導電膜の基礎吸収端波長よりも短い
ことを特徴とする透明導電膜の形成方法。 - 【請求項3】 請求項1または2記載の発明において、
前記透明導電膜はITO膜であることを特徴とする透明
導電膜の形成方法。 - 【請求項4】 請求項3記載の発明において、前記IT
O膜の成膜はスパッタリング法により行うことを特徴と
する透明導電膜の形成方法。 - 【請求項5】 請求項4記載の発明において、前記レー
ザはビームサイズを細長い帯状とされたレーザからな
り、このレーザをエネルギー密度60〜120mJ/c
m2程度でビーム幅方向にオーバーラップさせながらス
キャン照射することを特徴とする透明導電膜の形成方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18422796A JPH1012060A (ja) | 1996-06-26 | 1996-06-26 | 透明導電膜の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18422796A JPH1012060A (ja) | 1996-06-26 | 1996-06-26 | 透明導電膜の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1012060A true JPH1012060A (ja) | 1998-01-16 |
Family
ID=16149605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18422796A Pending JPH1012060A (ja) | 1996-06-26 | 1996-06-26 | 透明導電膜の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1012060A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000285752A (ja) * | 1999-03-30 | 2000-10-13 | Hoya Corp | 透明電極及びその形成方法 |
WO2001056088A1 (fr) * | 2000-01-28 | 2001-08-02 | Japan Science And Technology Corporation | Diode electroluminescente et laser a semiconducteur |
KR100519368B1 (ko) * | 2002-03-29 | 2005-10-07 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
WO2007125860A1 (ja) * | 2006-04-24 | 2007-11-08 | Showa Denko K.K. | 窒化ガリウム系化合物半導体発光素子の製造方法及び窒化ガリウム系化合物半導体発光素子、並びにランプ |
JP2009277640A (ja) * | 2007-10-10 | 2009-11-26 | Asahi Kasei Corp | 透明導電膜の形成方法 |
JP2022525656A (ja) * | 2019-03-20 | 2022-05-18 | セイジ・エレクトロクロミクス,インコーポレイテッド | 見込み生産のパターン化された透明導電層 |
US12013622B2 (en) | 2018-12-28 | 2024-06-18 | Sage Electrochromics, Inc. | Made-to-stock patterned transparent conductive layer |
-
1996
- 1996-06-26 JP JP18422796A patent/JPH1012060A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000285752A (ja) * | 1999-03-30 | 2000-10-13 | Hoya Corp | 透明電極及びその形成方法 |
WO2001056088A1 (fr) * | 2000-01-28 | 2001-08-02 | Japan Science And Technology Corporation | Diode electroluminescente et laser a semiconducteur |
KR100519368B1 (ko) * | 2002-03-29 | 2005-10-07 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
US7342637B2 (en) | 2002-03-29 | 2008-03-11 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display device and method for manufacturing the same |
WO2007125860A1 (ja) * | 2006-04-24 | 2007-11-08 | Showa Denko K.K. | 窒化ガリウム系化合物半導体発光素子の製造方法及び窒化ガリウム系化合物半導体発光素子、並びにランプ |
JP2007294578A (ja) * | 2006-04-24 | 2007-11-08 | Showa Denko Kk | 窒化ガリウム系化合物半導体発光素子の製造方法及び窒化ガリウム系化合物半導体発光素子、並びにランプ |
US8207003B2 (en) | 2006-04-24 | 2012-06-26 | Showa Denko K.K. | Method of manufacturing gallium nitride-based compound semiconductor light-emitting device, gallium nitride-based compound semiconductor light-emitting device, and lamp |
JP2009277640A (ja) * | 2007-10-10 | 2009-11-26 | Asahi Kasei Corp | 透明導電膜の形成方法 |
US12013622B2 (en) | 2018-12-28 | 2024-06-18 | Sage Electrochromics, Inc. | Made-to-stock patterned transparent conductive layer |
JP2022525656A (ja) * | 2019-03-20 | 2022-05-18 | セイジ・エレクトロクロミクス,インコーポレイテッド | 見込み生産のパターン化された透明導電層 |
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