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KR100651100B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR100651100B1
KR100651100B1 KR1020000060876A KR20000060876A KR100651100B1 KR 100651100 B1 KR100651100 B1 KR 100651100B1 KR 1020000060876 A KR1020000060876 A KR 1020000060876A KR 20000060876 A KR20000060876 A KR 20000060876A KR 100651100 B1 KR100651100 B1 KR 100651100B1
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아야요이찌로
노구찌유끼히로
이데다이스께
소따니나오야
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산요덴키가부시키가이샤
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Abstract

우수한 특성을 갖는 다결정 반도체막을 포함한 반도체 장치를 높은 수율로 제조하는 것이 가능한 반도체 장치의 제조 방법을 제공한다. 기판상에 제1 비정질 반도체막을 형성한다. 그 제1 비정질 반도체막 상에 도전막을 형성한다. 그리고, 도전막에 대하여 고주파나 YAG 레이저 빔 등의 전자파를 조사함으로써, 도전막을 발열시켜서, 이 열을 이용하여 제1 비정질 반도체막을 제1 다결정 반도체막으로 바꾼다. 이와 같이 전자파가 조사된 도전막으로부터의 열을 이용하여 다결정화를 행함으로써 다결정화가 변동하지 않고 균일하게 행해진다. 그 결과, 양질의 제1 다결정 실리콘막을 수율좋게 형성하는 것이 가능해진다.
액티브 매트릭스 방식, 박막 트랜지스터, 고상 성장법, 정전유도형 트랜지스터, 포토리소그래피

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 ∼ 도 16은 본 발명을 구체화한 제1 실시예(제2 실시예)의 제조 공정을 설명하기 위한 단면도.
도 17은 액티브 매트릭스 방식 LCD의 블록 구성도.
도 18은 화소의 등가 회로도.
도 19는 제2 실시예에서 이용하는 YAG 레이저 어닐링 장치의 구성도.
도 20 ∼ 도 24는 본 발명을 구체화한 제3 실시예의 제조 공정을 설명하기 위한 단면도.
도 25 ∼ 도 31은 본 발명을 구체화한 제4 실시예의 제조 공정을 설명하기 위한 단면도.
도 32 ∼ 도 36은 본 발명을 구체화한 제5 실시예의 제조 공정을 설명하기 위한 단면도.
도 37 ∼ 도 41은 본 발명을 구체화한 제6 실시예의 제조 공정을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
1a : 절연성 박막
2, 4c : 다결정 실리콘막
2a, 4a : 비정질 실리콘막
3, 5, 12, 14 : 실리콘 산화막
4 : 게이트 전극
4b : 텅스텐(W) 실리사이드막
6 : 소스·드레인 영역
7 : 측벽
8 : 레지스트
9 : 층간 절연막
10, 15 : 컨택트홀
11 : 소스·드레인 전극
13 : SOG막
16 : ITO막
17 : 공통 전극
18 : 투명 절연 기판
19 : 액정층
20 : 화소부
본 발명은 박막 트랜지스터(Thin Film Transistor) 등의 반도체 장치의 제조 방법에 관한 것이다.
최근, 시판의 액티브 매트릭스 방식 액정 디스플레이(LCD : Liquid Crystal Display)의 화소 구동 소자(화소 구동용 트랜지스터)로서, 투명 절연 기판 상에 형성된 다결정 실리콘막을 능동층에 이용한 박막 트랜지스터(이하, 다결정 실리콘 TFT라고 함)가 채용되고 있다.
다결정 실리콘 TFT는 비정질 실리콘막을 능동층에 이용한 박막 트랜지스터에 비하여, 이동도가 크게 구동 능력이 높다고 하는 이점이 있다. 그 때문에, 다결정 실리콘 TFT를 이용하면 고성능인 LCD를 실현할 수 있다. 또한, 다결정 실리콘 TFT는 구동 능력이 높으므로 주변 구동 회로(구동부)에도 채용 가능하다. 따라서, 다결정 실리콘 TFT를 이용하면, 고성능인 LCD를 실현할 수 있는데다가 화소부(표시부)뿐만아니라 주변 구동 회로(구동부)까지를 동일 기판 상에 일체로 형성할 수 있다.
이러한 다결정 실리콘 TFT에 있어서, 능동층으로서의 다결정 실리콘막의 형성 방법으로서는 기판 상에 직접 다결정 실리콘막을 피착시키는 방법이나 기판 상에 비정질 실리콘막을 형성한 후에 이것을 다결정화하는 방법 등이 있다. 이 중, 다결정 실리콘막을 직접 기판에 피착시키는 방법은 예를 들면, CVD법을 이용하여 고온하에서 피착시킨다고 하는 비교적 간단한 공정이다.
또한, 비정질 실리콘막을 피착한 후에 이것을 다결정화하기 위해서는 고상 성장법이 일반적이다. 이 고상 성장법은, 비정질 실리콘막에 열처리를 행함으로써 고체대로 다결정화시켜서 다결정 실리콘막을 얻는 방법이다.
이 고층 성장법은 불순물 활성화 등일 때 900℃ 정도의 높은 온도를 사용하기 때문에, 고온 프로세스라고 불리고 있고 내열성이 높은 기판(예를 들면, 석영 기판)을 이용한 경우에는 처리 시간이 짧게 끝난다고 하는 이점이 있다.
그러나, 상기 내열성이 높은 기판은 고가이고, 비교적 염가인 유리 기판을 이용한 경우에는 기판에 열 왜곡이 생겨서 바람직하지 못하다. 이 때문에, 최근에는 염가인 유리 기판을 이용하는 것이 가능한 저온 프로세스의 개발이 활발하다.
특히, 구동 디바이스인 TFT에서는 고성능화가 필수이며, 이 때문에 저온 프로세스를 이용한 TFT의 구성 재료의 고품질화를 비롯한 여러가지 접근이 이루어지고 있다.
예를 들면, 디바이스 특성을 좌우하는 활성층 재료의 고품질화 기술로서 비정질 실리콘막을 출발 재료로 하고, 엑시머 레이저 어닐링법에 의해서 다결정 실리콘막을 형성하는 기술이 개발되고 있다.
종래의 레이저 어닐링법은 어닐링하는 반도체막의 막 두께나 막질에 의해 흡수율이 크게 영향받으므로, 어닐링을 균일하게 행하는 것이 곤란하다. 이 때문에, 소자 특성이 변동하여 수율이 저하한다는 문제점이 있다. 특히, 펄스 발진의 레이저를 이용한 것에 있어서는 펄스 발진의 불안정함에 기인한 빔 강도의 변동에 의해 소자 특성의 변동이 현저하다.
본 발명의 하나의 목적은 우수한 특성을 갖는 다결정 실리콘막을 포함하는 반도체 장치를 높은 수율로 제조하는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기한 반도체 장치의 제조 방법에 있어서, 저온 프로세스를 가능하게 함으로써 염가의 기판을 사용 가능하게 하는 것이다.
본 발명의 하나의 국면에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 비정질 반도체막을 형성하는 제1 공정과, 제1 비정질 반도체막 상에 도전막을 형성하는 제2 공정과, 도전막에 전자파를 조사함으로써 도전막을 발열시켜서, 이 열을 이용하여 제1 비정질 반도체막을 제1 다결정 반도체막으로 개질하는 제3 공정과, 도전막을 게이트 전극으로서 가공하는 제4 공정을 포함하고 있다.
이 하나의 국면에 의한 반도체 장치의 제조 방법으로는 상기한 바와 같이, 전자파가 조사된 도전막으로부터의 열을 이용하여 다결정화를 행함으로써 다결정화가 변동하지 않고 균일하게 행해진다. 그 결과, 양질인 제1 다결정 실리콘막을 수율좋게 형성하는 것이 가능해진다. 또한, 도전막을 게이트 전극으로서 가공하므로, 도전막을 제거한 후에 새롭게 게이트 전극을 형성하는 경우에 비하여 제조 프로세스를 간략화할 수 있다.
이 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는 도전막으로의 전자파의 조사 및 도전막의 발열은 각각 단시간 및 고온으로 행해진다. 이와 같이 고온 단시간으로 처리를 행하도록 하면 내열성이 낮은 염가의 기판을 사용할 수 있는 소위 저온 프로세스를 채용하는 것이 가능해진다.
또한, 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 도전막은 금 속막을 포함하고 있어도 된다. 또한, 도전막은 금속막과 그 하부의 제2 비정질 반도체막과의 적층 구조를 포함하고 있어도 된다. 이 경우, 바람직하게는 제3 공정에서 제2 비정질 반도체막을 제2 다결정 반도체막으로 바꾼다. 또한, 전자파는 바람직하게는 고주파, 연속 발진 레이저 광 및 램프 광 중 어느 하나를 포함한다.
또한, 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는 제2 공정 전에 제1 비정질 반도체막 상에 절연막을 형성하는 공정을 더 포함한다. 또한, 바람직하게는 제4 공정에서 도전막을 게이트 전극으로서 가공함과 함께, 제1 다결정 반도체막을 능동층으로 하는 트랜지스터를 형성한다. 이 경우, 도전막을 게이트 전극으로 가공한 후, 소스·드레인 영역을 형성하고, 그 후 고온 단시간 열처리를 실시함으로써 소스·드레인 영역을 활성화하는 것이 바람직하다. 이와 같이 고온 단시간 처리에 의해서 소스·드레인 영역의 활성화를 행하도록 하면, 내열성이 낮은 염가의 기판을 사용 가능한 소위 저온 프로세스를 채용하는 것이 가능해진다.
또한, 하나의 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는 제3 공정에 앞서서 제1 비정질 반도체막에 불순물을 도입함으로써 소스·드레인 영역을 형성하고, 제3 공정에서 게이트 전극이 되는 도전막에 전자파를 조사함으로써 도전막을 발열시켜서, 이 열을 이용하여 제1 비정질 반도체막으로부터 제1 다결정 반도체막으로의 결정화와, 소스·드레인 영역의 활성화를 동시에 행한다. 이와 같이하면, 결정화와, 소스·드레인 영역의 활성화를 별도의 공정으로 행하는 경우에 비하여 제조 프로세스를 간략화할 수 있다.
본 발명의 다른 국면에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 비정질 반도체막을 형성하는 제1 공정과, 제1 비정질 반도체막 상에 도전막을 형성하는 제2 공정과, 도전막에 고주파를 조사함으로써 도전막을 발열시켜서, 이 열을 이용하여 제1 비정질 반도체막을 제1 다결정 반도체막으로 개질하는 제3 공정을 포함하고 있다. 여기서, 고주파란 본 발명에서는 100㎑ ∼ 300㎓(λ=1㎜ ∼ 3000m)인 주파수(파장)를 갖는 전파를 의미한다.
이 외의 국면에 따른 반도체 장치의 제조 프로세스에서는 상기한 바와 같이, 고주파가 조사된 도전막으로부터의 열을 이용하여 다결정화를 행함으로써 다결정화가 변동하지 않고 균일하게 행해진다. 그 결과, 양질인 제1 다결정 실리콘막을 수율좋게 형성하는 것이 가능해진다.
이 외의 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는 도전막으로의 고주파의 조사 및 도전막의 발열은 각각 단시간 및 고온으로 행해진다. 이와 같이 하면, 내열성이 낮은 염가의 기판을 사용 가능한 소위 저온 프로세스를 채용하는 것이 가능해진다.
또한, 다른 국면에 따른 반도체 장치의 제조 방법에 있어서, 도전막은 금속막을 포함하고 있어도 된다. 또한, 도전막은 금속막과 그 하부의 제2 비정질 반도체막과의 적층 구조를 포함하고 있어도 된다. 이 경우, 바람직하게는 제3 공정에서 제2 비정질 반도체막을 제2 다결정 반도체막으로 바꾼다.
또한, 다른 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는 제2 공정 앞에 제1 비정질 반도체막 상에 절연막을 형성하는 공정을 더 포함한다. 또한, 바람직하게는 제3 공정 후에 도전막을 게이트 전극으로서 가공함과 함께, 제1 다결정 반도체막을 능동층으로 하는 트랜지스터를 형성한다. 이와 같이 하면, 도전막을 제거한 후에 새롭게 게이트 전극을 형성하는 경우에 비하여 제조 프로세스를 간략화할 수 있다. 이 경우, 도전막을 게이트 전극으로 가공한 후, 소스·드레인 영역을 형성하고, 그 후, 고온 단시간 열처리를 실시함으로써 소스·드레인 영역을 활성화하는 것이 바람직하다. 이와 같이 하면, 내열성이 낮은 염가의 기판을 사용 가능한 소위 저온 프로세스를 채용하는 것이 가능해진다.
본 발명의 또 다른 국면에 따른 반도체 장치의 제조 방법은 기판 상에 제1 비정질 반도체막을 형성하는 제1 공정과, 제1 비정질 반도체막 상에 도전막을 형성하는 제2 공정과, 도전막에 연속 발진 레이저 광을 조사함으로써 도전막을 발열시켜서, 이 열을 이용하여 상기 제1 비정질 반도체막을 제1 다결정 반도체막으로 개질하는 제3 공정을 포함하고 있다.
이 또 다른 국면에 따른 반도체 장치의 제조 방법에서는 상기한 바와 같이, 펄스 레이저와 달리 빔 강도가 균일한 연속 발진 레이저를 이용함으로써, 다결정화가 변동하지 않고 균일하게 행해진다. 그에 따라, 소자 특성의 변동을 저감할 수 있어, 그 결과 수율을 향상시킬 수 있다.
이 또 다른 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는 도전막으로의 연속 발진 레이저 광의 조사 및 도전막의 발열은 각각, 단시간 및 고온으로 행해진다. 이와 같이 하면, 내열성이 낮은 염가의 기판을 사용 가능한 소위 저온 프로세스를 채용하는 것이 가능해진다.
또한, 또 다른 국면에 따른 반도체 장치의 제조 방법에 있어서, 도전막은 금속막을 포함하고 있더라도 좋다. 또한, 도전막은 금속막과 그 하부의 제2 비정질 반도체막과의 적층 구조를 포함하고 있어도 된다. 이 경우, 바람직하게는 제3 공정에서 제2 비정질 반도체막을 제2 다결정 반도체막으로 바꾼다.
또한, 또 다른 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는 제2 공정 앞에 제1 비정질 반도체막 상에 절연막을 형성하는 공정을 더 포함한다. 또한, 바람직하게는 제3 공정 후에 도전막을 게이트 전극으로서 가공함과 함께, 제1 다결정 반도체막을 능동층으로 하는 트랜지스터를 형성한다. 이와 같이 하면, 도전막을 제거한 후에 새롭게 게이트 전극을 형성하는 경우에 비하여, 제조 프로세스를 간략화할 수 있다. 이 경우, 도전막을 게이트 전극으로 가공한 후, 소스·드레인 영역을 형성하고, 그 후 고온 단시간 열처리를 실시함으로써 소스·드레인 영역을 활성화하는 것이 바람직하다. 이와 같이 하면, 내열성이 낮은 염가인 기판을 사용 가능한 소위 저온 프로세스를 채용하는 것이 가능해진다.
또한, 또 다른 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는 도전막은 상기 제3 공정 후에 게이트 전극으로서 가공되며, 제3 공정에 앞서서 제1 비정질 반도체막에 불순물을 도입함으로써 소스·드레인 영역을 형성하고, 제3 공정에서 게이트 전극이 되는 도전막에 연속 발진 레이저 광을 조사함으로써 도전막을 발열시켜서, 이 열을 이용하여 제1 비정질 반도체막으로부터 제1 다결정 반도체막으로의 결정화와, 소스·드레인 영역의 활성화를 동시에 행한다. 이와 같이 하면, 결정화와, 소스·드레인 영역의 활성화를 별도의 공정으로 행하는 경우에 비 하여, 제조 프로세스를 간략화할 수 있다. 또한, 도전막을 게이트 전극으로서 가공하므로, 도전막을 제거한 후에 새롭게 게이트 전극을 형성하는 경우에 비하여 제조 프로세스를 간략화할 수 있다.
또한, 또 다른 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는 도전막은 제3 공정 후에 차광막으로서 가공되며, 제3 공정에 앞서서, 제1 비정질 반도체막에 불순물을 도입함으로써 소스·드레인 영역을 형성하고, 제3 공정에서 차광막이 되는 도전막에 연속 발진 레이저 광을 조사함으로써 도전막을 발열시켜서, 이 열을 이용하여 제1 비정질 실리콘으로부터 제1 다결정 실리콘으로의 결정화와, 소스·드레인 영역의 활성화를 동시에 행한다. 이와 같이 하면, 결정화와, 소스·드레인 영역의 활성화를 별도의 공정으로 행하는 경우에 비하여, 제조 프로세스를 간략화할 수 있다. 또한, 도전막을 차광막으로서 가공하므로, 도전막을 제거한 후에 새롭게 차광막을 형성하는 경우에 비하여 제조 프로세스를 간략화할 수 있다.
또한, 또 다른 국면에 따른 반도체 장치의 제조 방법에 있어서, 바람직하게는 도전막은 제3 공정 후에 소스·드레인 배선으로서 가공되며, 제3 공정에 앞서서 제1 비정질 반도체막에 불순물을 도입함으로써 소스·드레인 영역을 형성하고, 제3 공정에서 소스·드레인 배선이 되는 도전막에 연속 발진 레이저 광을 조사함으로써 상기 도전막을 발열시켜서, 이 열을 이용하여 제1 비정질 실리콘으로부터 상기 제1 다결정 실리콘으로의 결정화와, 소스·드레인 영역의 활성화를 동시에 행한다. 이와 같이 하면, 결정화와 소스·드레인 영역의 활성화를 별도의 공정으로 행하는 경 우에 비하여 제조 프로세스를 간략화할 수 있다. 또한, 도전막을 소스·드레인 배선으로서 가공하므로, 도전막을 제거한 후에 새롭게 소스·드레인 배선을 형성하는 경우에 비하여 제조 프로세스를 간략화할 수 있다.
<제1 실시예>
본 발명을 구체화한 제1 실시예에서의 반도체 장치의 제조 방법을 도면에 기초하여 설명한다.
도 1 ∼ 도 19는 제1 실시예의 제조 프로세스를 순차 설명하기 위한 반도체 장치의 단면도를 나타내고 있다.
공정 1(도 1 참조) : 무알카리 유리 등의 기판(1) 상에 SiO2나 SiN 등의 절연성 박막(1a)을 CVD법이나 스퍼터법 등에 의해 형성한다. 이 절연성 박막(1a)은 후술하는 열 처리 시에 기판(1) 중의 불순물이 상층에 확산하는 것을 방지한다.
공정 2(도 2 참조) : 절연성 박막(1a) 상에 플라즈마 CVD법을 이용하여 비정질 실리콘막(2a ; 막 두께 약 55㎚)을 형성한다. 또한, 이 비정질 실리콘막(2a)이 본 발명에서의 「제1 비정질 실리콘막」에 상당한다.
공정 3(도 3 참조) : 약 450℃, 약 1시간의 탈수소 처리를 행한 후, 포토리소그래피 기술과, RIE법에 의한 드라이 에칭 기술을 이용하여 비정질 실리콘막(2a)을 소정 형상으로 가공한다.
그리고, 비정질 실리콘막(2a) 상에 플라즈마 CVD법에 의해 약 100㎚의 막 두 께를 갖는 실리콘 산화막(게이트 절연막 ; 3)을 형성한다. 또한, 이 게이트 절연막(3)이 본 발명에서의 「절연막」에 상당한다.
공정 4(도 4 참조) : 게이트 절연막(3) 상에 감압 CVD법에 의해 비정질 실리콘막(막 두께 약 100㎚ ; 4a)을 피착한다. 이 비정질 실리콘막(4a)은 그 형성 시에 불순물(N형이면 비소나 인, P형이면 붕소)이 도핑되고 있지만, 비도핑 상태에서 피착하고, 그 후에 불순물을 주입해도 된다. 또한, 이 비정질 실리콘막(4a)이 본 발명에서의 「도전막 및 제2 비정질 실리콘막」에 상당한다.
다음에, 스퍼터법을 이용하여 비정질 실리콘막(4a) 상에 텅스텐 실리사이드(W 실리사이드 : WSi2)막(4b ; 막 두께 약 100㎚)을 형성한다. 또한, 이 W 실리사이드막(4b)이 본 발명에서의 「도전막」에 상당한다.
공정 5(도 5 참조) : 질소 분위기 중 기판 전체를 약 350℃로 가열한 상태에서, 기판의 길이 방향으로부터 약 2.45㎓, 약 1GW의 고주파를 약 0.3초간 조사하고, 동시에 이에 수직인 방향으로 약 1.17㎓, 약 1GW의 고주파를 약 0.3초간 조사한다(따라서, 도시하지 않은 고주파 발진 장치는 2 방향으로 각각 1대씩 설치된다). 이에 따라, 고주파가 W 실리사이드막(4b)의 자유 전자(전도 전자)를 운동시켜서 W 실리사이드막(4b) 자신이 발열한다. 이 열에 의해, 비정질 실리콘막(2a) 및 비정질 실리콘막(4a)이 어닐링되어, 비정질 실리콘막(2a)이 다결정 실리콘막(2)으로 변함과 함께 비정질 실리콘막(4a)이 다결정 실리콘막(4c)으로 변한다. 또한, 도전성을 갖는 비정질 실리콘막(4a) 자신도 마찬가지로 발열하고, 이 열에 의해서도 비정질 실리콘막(2a)의 다결정화가 촉진된다.
즉, 비정질 실리콘막(4a)을 W 실리사이드막(4b)으로부터의 방사열에 의해 가열함으로써, 다결정 실리콘막(4c)을 형성한다. 또한, 비정질 실리콘막(2a)을 비정질 실리콘막(4a) 및 W 실리사이드막(4b)으로부터의 방사열에 의해 가열함으로써, 다결정 실리콘막(2)을 형성한다. 또한, 이 다결정 실리콘막(2)이 본 발명에서의 「제1 다결정 실리콘막」에 상당하고 다결정 실리콘막(4c)이 본 발명에서의 「제2 다결정 실리콘막」에 상당한다.
공정 6(도 6 참조) : 상압 CVD법에 의해 W 실리사이드막(4b) 상에 실리콘 산화막(5)을 피착한 후, 포토리소그래피 기술과, RIE법에 의한 드라이 에칭 기술을 이용하여 다결정 실리콘막(4c), W 실리사이드막(4b) 및 실리콘 산화막(5)을 소정 형상으로 가공한다. 다결정 실리콘막(4c)은 W 실리사이드막(4b)과 함께 폴리사이드 구조의 게이트 전극(4)으로서 사용한다.
공정 7(도 7 참조) : 자기 정합 기술에 의해 게이트 전극(4) 및 실리콘 산화막(5)을 마스크로 하여 다결정 실리콘막(2)에 불순물을 주입하고 소스·드레인 영역(6)을 형성한다.
공정 8(도 8 참조) : 게이트 절연막(3) 및 실리콘 산화막(5) 상에 상압 CVD법에 의해 실리콘 산화막을 피착하고, 이것을 이방성 전면 에치백함으로써 게이트 전극(4) 및 실리콘 산화막(5)측 쪽으로 측벽(7)을 형성한다. 또한, 이 측벽(7) 및 실리콘 산화막(5)을 레지스트(8)로 덮어서 다시 자기 정합 기술에 의해 레지스트(8)를 마스크로 하여 다결정 실리콘막(2)에 불순물을 주입하여 LDD(Lightly Doped Drain) 구조를 형성한다.
이 상태에서 RTA(Rapid Thermal Annealing)법에 의한 급속 가열을 행한다. RTA법에 의한 가열은 고온을 이용하지만, 극히 단시간에 끝낼 수 있으므로 기판(1)이 변형될 우려는 없다.
이상의 공정에 의해, 박막 트랜지스터(TFT : Thin Film Transistor)가 형성된다.
상기한 제법을 이용하여 L/W=5/5(㎛)의 n형 박막 트랜지스터(A)를 제작하면, 그 전기적 특성은 전기 효과 이동도 : 170㎠/Vs, Vth : 0.2V, S치 : 0.03V/dec. 정도의 양호한 수치를 얻을 수 있다. 또한, 절연막의 TZDB(Time Zero Dielectric Breakdown)는 8.5MV/㎝ 정도이다. 이 이유는 비정질 실리콘막(2a)의 다결정화가 Si의 융점(약 1414℃)에 가까운 온도로 행해지는 것, 실리콘 산화막(3)을 형성하고나서 열처리하여 비정질 실리콘막(2a)을 다결정화하므로, 다결정화 시에 비정질 실리콘막(2a)과 실리콘 산화막(3)과의 계면의 정합성이 높아지는 것, 게다가 다결정화 시에 실리콘 산화막(3) 자신의 치밀화가 촉진되어 실리콘 산화막(3)의 막질이 향상하는 것, 등이 생각된다.
또한, 제1 실시예에서는 W 실리콘막(4b) 및 비정질 실리콘막(4a)의 발열 온도가 약 1350 ∼ 1400℃에까지 상승하지만, 가열에 필요한 시간이 0.3초로 짧기 때문에 열이 기판(1) 전체에 전해지지 않는다. 이 때문에, 기판(1)으로서 변형 온도가 약 750℃로 이하인 염가의 기판을 이용해도 아무런 문제는 생기지 않는다. 즉, 제1 실시예에서는 다결정화를 저온 프로세스로 행할 수 있다.
공정 9(도 9 참조) : 레지스트(8) 제거 후, 디바이스 전면에 플라즈마 산화막과 상압 CVD법에 의한 실리콘 산화막과의 적층 구조로 이루어지는 층간 절연막(9)을 형성한다.
계속해서, 포토리소 그래피 기술과, RIE법에 의한 드라이 에칭 기술을 이용하여, 층간 절연막(9)에 소스·드레인 영역(6)과 컨택트하는 컨택트홀(10)을 형성한다.
공정 10(도 10 참조) : 마그네트론 스퍼터법에 의해, Ti/Al-Si 합금/Ti의 적층 구조로 이루어지는 배선층을 피착하고, 포토리소 그래피 기술과, RIE법에 의한 드라이 에칭 기술을 이용하여 소스·드레인 전극(11)으로서 가공한다.
공정 11(도 11 참조) : CVD법에 의해 디바이스 전면에 보호막으로서의 실리콘 산화막(12 ; 실리콘 질화막이라도 좋다)을 얇게 피착시킨다.
공정 12(도 12 참조) : 디바이스 전면에 SOG(Spin On Glass)막(13)을 3회 에 걸쳐서 도포하고 디바이스 표면의 요철을 평탄화한다.
공정 13(도 13 참조) : SOG막(13)은 레지스트의 박리성이 나쁘고 또한 수분을 흡수하기 쉬우므로, 이 보호막으로서 CVD법에 의해 SOG막(13) 상에 더욱 실리콘 산화막(14 ; 실리콘 질화막이라도 된다)을 얇게 피착시킨다.
공정 14(도 14 참조) : 포토리소 그래피 기술과, RIE법에 의한 드라이 에칭 기술을 이용하여, 상기 실리콘 산화막(12)/SOG막(13)/실리콘 산화막(14)에 소스·드레인 전극(11)에 통하는 컨택트홀(15)을 형성하고, 디바이스의 전면에 화소 전극으로서의 ITO막(16)을 스퍼터 증착시킨다.
공정 15(도 15 참조) : 마지막으로, ITO막(16)을 전극 형상으로 가공한다. 즉, ITO막(16) 상에 레지스트 패턴을 형성한 후, 우선 브롬화 수소 가스(HBr)를 이용한 RIE법에 의해 ITO막(16)을 에칭한다. 그리고, 실리콘 산화막(14)이 노출하기 시작한 시점에서, 가스를 염소 가스(Cl2)에 전환하여, 그대로 최후까지 에칭을 계속한다.
공정 16(도 16 참조) : 이와 같이 LCD의 한쪽측 TFT 기판을 형성한 후는 표면에 공통 전극(17)이 형성된 투명 절연 기판(18)을 서로 대향시킨다. 그리고, 각 기판(1, 18) 간에 액정을 봉입하여 액정층(19)을 형성함으로써, LCD의 화소부를 완성시킨다.
도 17은 제1 실시예에서의 액티브 매트릭스 방식 LCD의 블록 구성도이다.
화소부(20)에는 각 주사선(게이트 배선) G1 … Gn, Gn+1 … Gm과 각 데이터선(드레인 배선) D1 … Dn, Dn+1 … Dm이 배치되어 있다. 각 게이트 배선과 각 드레인 배선과는 각각 직교하고 그 직교 부분에 화소(21)가 설치되고 있다. 그리고, 각게이트 배선은 게이트 구동기(22)에 접속되며, 게이트 신호(주사 신호)가 인가되도록 되어 있다. 또한, 각 드레인 배선은 드레인 구동기(데이터 구동기 ; 23)에 접속되며 데이터 신호(비디오 신호)가 인가되도록 되고 있다. 이들의 구동기(22, 23)에 의해서 주변 구동 회로(24)가 구성되어 있다.
그리고, 각 구동기(22, 23) 중 적어도 어느 한쪽을 화소부(20)와 동일 기판 상에 형성한 LCD는 일반적으로 구동기 일체형(구동기 내장형) LCD라고 불리고 있 다. 또한, 게이트 구동기(22)가 화소부(20)의 양단에 설치되는 경우도 있다. 또한, 드레인 구동기(23)가 화소부(20)의 양측에 설치되는 경우도 있다.
이 주변 구동 회로(24)의 스위칭용 소자에도 상기한 다결정 실리콘 TFT(A)와 마찬가지의 제조 방법으로 작성된 다결정 실리콘 TFT를 이용하고 있으며 다결정 실리콘 TFT(A)의 제작에 병행하여 동일 기판 상에 형성된다. 또한, 이 주변 구동 회로(24)용 다결정 실리콘 TFT는 LDD 구조가 아니라 통상의 싱글 드레인 구조를 채용하고 있다(물론, LDD 구조라도 된다).
또한, 이 주변 구동 회로(24)의 다결정 실리콘 TFT는 CMOS 구조에 형성함으로써 각 구동기(22, 23)로서의 치수의 축소화를 실현하고 있다.
도 18에 게이트 배선 Gn과 드레인 배선 Dn과의 직교 부분에 설치되어 있는 화소(21)의 등가 회로를 나타낸다.
화소(21)는 화소 구동 소자로서의 TFT(상기 박막 트랜지스터 A와 마찬가지), 액정 셀 LC 및 보조 용량 Cs로 구성된다. 게이트 배선 Gn에는 TFT의 게이트가 접속되어, 드레인 배선 Dn에는 TFT의 드레인이 접속되어 있다. 그리고, TFT의 소스에는 액정 셀 LC의 표시 전극(화소 전극)과 보조 용량(축적 용량 또는 부가 용량) Cs가 접속되어 있다.
이 액정 셀 LC와 보조 용량 Cs에 의해 신호 축적 소자가 구성된다. 액정 셀 LC의 공통 전극(표시 전극의 반대측의 전극)에는 전압 Vcom이 인가되어 있다. 한편, 보조 용량 Cs에서 TFT의 소스와 접속되는 측의 반대측 전극에는 정전압 VR이 인가되어 있다. 이 액정 셀 LC의 공통 전극은 문자 그대로 모든 화소(21)에 대하 여 공통된 전극으로 되어 있다. 그리고, 액정 셀 LC의 표시 전극과 공통 전극 간에는 정전 용량이 형성되어 있다. 또한, 보조 용량 Cs에서 TFT의 소스와 접속되는 측의 반대측의 전극은 이웃하는 게이트 배선 Gn+1과 접속되어 있는 경우도 있다.
이와 같이 구성된 화소(21)에 있어서, 게이트 배선 Gn을 플러스 전압으로 하여 TFT의 게이트에 플러스 전압을 인가하면, TFT이 온이 된다. 그렇게 하면, 드레인 배선 Dn에 인가된 데이터 신호로, 액정 셀 LC의 정전 용량과 보조 용량 Cs가 충전된다. 반대로, 게이트 배선 Gn을 마이너스 전압으로 하여 TFT의 게이트에 마이너스 전압을 인가하면, TFT가 오프가 되며, 그 시점에서 드레인 배선 Dn에 인가되어 있던 전압이 액정 셀 LC의 정전 용량과 보조 용량 Cs에 따라서 유지된다. 이와 같이, 화소(21)로 기입하고자 하는 데이터 신호를 드레인 배선에 제공하여 게이트 배선의 전압을 제어함으로써, 화소(21)에 임의의 데이터 신호를 유지시켜둘 수 있다. 그 화소(21)가 유지하고 있는 데이터 신호에 따라서 액정 셀 LC의 투과율이 변화하고 화상이 표시된다.
여기서, 화소(21)의 특성으로서 중요한 것에 기입 특성과 유지 특성이 있다. 기입 특성에 대하여 요구되는 것은 화소부(20)의 사양으로부터 정해진 단위 시간 내에 신호 축적 소자(액정 셀 LC 및 보조 용량 Cs)에 대하여 원하는 비디오 신호 전압을 충분히 기입할 수 있는지의 여부라는 점이다. 또한, 유지 특성에 대하여 요구되는 것은 신호 축적 소자에 일단 기입한 비디오 신호 전압을 필요한 시간만큼 유지할 수 있는지의 여부라는 점이다.
보조 용량 Cs가 설치되는 것은 신호 축적 소자의 정전 용량을 증대시켜서 기 입 특성 및 유지 특성을 향상시키기 위해서이다. 즉, 액정 셀 LC는 그 구조 상, 정전 용량의 증대에는 한계가 있다. 그래서, 보조 용량 Cs에 의해서 액정 셀 LC의 정전 용량의 부족분을 보충하는 것이다.
본 제1 실시예에 있어서는, 이하대로의 작용 효과를 발휘한다.
비정질 실리콘막(4a)을 W 실리사이드막(4b)으로부터의 방사열에 의해 가열함으로써 다결정 실리콘막(4c)을 형성한다. 또한, 비정질 실리콘막(2a)을 비정질 실리콘막(4a) 및 W 실리사이드막(4b)으로부터의 방사 열에 의해 가열함으로써, 다결정 실리콘막(2)을 형성한다. 그 결과, 다결정 실리콘 TFT 디바이스 및 TFT를 사용한 LCD 디바이스의 특성의 변동을 방지하고 수율을 향상시킬 수 있다.
또한, 비정질 실리콘막(2a, 4a)을 다결정화하기 위한 열원으로서의 W 실리사이드막(4b)을 게이트 전극(4)의 일부로서 이용함으로써 일단 W 실리콘막(4b)을[더욱 다결정 실리콘막(4c)을] 박리하고나서 새롭게 게이트 전극을 형성하는 것에 비교하여 공정수를 삭감할 수 있다.
비정질 실리콘막(2a)과 W 실리사이드막[4b ; 비정질 실리콘막(4a)] 간에 실리콘 산화막(3)을 개재시키고 있다. 즉, 실리콘 산화막(3)을 형성하고나서 열 처리하여 비정질 실리콘막(2a)을 다결정화하므로, 다결정화 시에 비정질 실리콘막(2a)과 실리콘 산화막(3)과의 계면의 정합성이 높아진다. 게다가, 다결정화 시에 실리콘 산화막(3) 자체의 치밀화가 촉진되어 실리콘 산화막(3)의 막질이 향상된다. 따라서, 이 실리콘 산화막(3)을 게이트 절연막으로서 이용한 박막 트랜지스터(A)의 전기적 특성이 양호해진다.
또한, 실리콘 산화막(3)과 W 실리사이드막(4b) 간에 비정질 실리콘막(4a)을 개재시키고 있으므로, 이 비정질 실리콘막(4a)이 버퍼층이 되어 실리콘 산화막(3)이나 W 실리사이드막(4b)에 가해지는 열응력이 완화된다. 그에 따라, W 실리사이드막(4b)에 크랙이 발생하거나 실리콘 산화막(3)의 왜곡에 기인한 트랩 준위의 발생 및 다결정 실리콘막(2)의 결정 결함의 발생이 억제된다.
다결정 실리콘 TFT 디바이스 및 TFT의 형성을 기판으로의 열영향이 적은 소위 저온 프로세스로 행할 수 있으므로, 기판(1)으로서 염가인 유리 기판을 채용할 수 있어 LCD 디바이스의 저비용화를 실현할 수 있다.
<제2 실시예>
본 발명을 구체화한 제2 실시예를 이하에 설명한다. 제2 실시예가 제1 실시예와 다른 것은 상기 공정 5에서 고주파의 조사 대신에 연속 발진의 YAG(Yttrium Alminum Garnet) 레이저 빔을 조사하는 것만이고 그 외의 공정은 마찬가지이므로 여기서는 공정 5 대신에 공정 5a만 설명한다.
공정 5a(도 5 참조) : 기판에 대하여 YAG 레이저 빔을 조사, 주사하여 어닐링 처리를 행한다. 이에 따라, W 실리사이드막(4b) 자신이 발열하고, 이 열에 의해 비정질 실리콘막(2a) 및 비정질 실리콘막(4a)이 어닐링되며, 비정질 실리콘막(2a)이 다결정 실리콘막(2)으로 변함과 함께 비정질 실리콘막(4a)이 다결정 실리콘막(4c)으로 변한다. 또한, 도전성을 갖는 비정질 실리콘막(4a) 자체도 마찬가지로 발열하고, 이 열에 의해서도 비정질 실리콘막(2a)의 다결정화가 촉진된다.
즉, 비정질 실리콘막(4a)을 W 실리사이드막(4b)으로부터의 방사열에 의해, 가열함으로써, 다결정 실리콘막(4c)을 형성한다. 또한, 비정질 실리콘막(2a)을 비정질 실리콘막(4a) 및 W 실리사이드막(4b)으로부터의 방사열에 의해 가열함으로써, 다결정 실리콘막(2)을 형성한다. 특히, 열원으로서 이용한 YAG 레이저는 연속 발진을 위해서 안정성이 높고, 비정질 실리콘막(2a, 4a) 전체를 균일하게 가열할 수 있으므로 다결정화가 변동하지 않고 양호하게 행해진다.
이 때의 레이저 조건은 레이저 광 폭 : 약 5㎜, 주사 속도 : 약 1㎝/s, 발진 에너지 : 약 10㎾이다.
또한, 레이저 빔으로서는 Ar 가스 레이저 등을 사용해도 된다.
제2 실시예에서는 이 YAG 레이저 어닐링에 고처리량 레이저 조사법을 이용한다. 즉, 고처리량 레이저 조사법으로 이용하는 장치는 도 19에 도시한 바와 같이, YAG 레이저(101)와, 이 YAG 레이저(101)로부터의 레이저 빔을 반사하는 반사경(102)과, 반사경(102)으로부터의 레이저 빔을 시트형으로 가공하고 기판(1)에 조사하는 레이저 빔 제어 광학계(103)를 포함한다.
제2 실시예에 있어서는 제1 실시예의 작용 효과 외에 이하 그대로의 작용 효과를 발휘한다.
안정성이 높은 연속 발진에 의한 레이저 가열을 행하므로, 비정질 실리콘막(2a, 4a) 전체를 균일하게 가열할 수 있어, 다결정화가 변동하지 않고 양호하게 행해지며 다결정 실리콘막(2, 4)의 고품위화를 실현할 수 있다.
<제3 실시예>
도 20 ∼ 도 24는 본 발명의 제3 실시예에 따른 제조 프로세스를 설명하기 위한 단면도이다. 도 20 ∼ 도 24를 참조하여 이 제3 실시예에서는 상기한 제1 및 제2 실시예와 달리 톱 게이트형의 TFT의 제조 프로세스에 있어서, 게이트 전극이 되는 도전막에 연속 발진의 레이저(에너지파)를 조사함으로써, 비정질 실리콘막으로부터 다결정 실리콘막으로의 결정화와, 소스·드레인 영역의 활성화를 동시에 행한다. 이하, 제3 실시예의 제조 프로세스를 도 20 ∼ 도 24을 참조하여 상세히 설명한다.
공정 17(도 20 참조) : 절연 기판(31) 상에 감압 CVD법 또는 플라즈마 CVD법 등을 이용하여 비정질 실리콘막(32a)을 형성한다. 이 비정질 실리콘막(32a)은 본 발명의 「제1 비정질 실리콘막」을 구성한다. 또한, 플라즈마 CVD법 등을 이용하여 비정질 실리콘막(32a) 상에 실리콘 산화막으로 이루어지는 게이트 절연막(33)을 형성한다. 이 게이트 절연막(33)은 본 발명의 「절연막」을 구성한다. 포토리소그래피 기술과 드라이 에칭 기술을 이용하여, 게이트 절연막(33) 및 비정질 실리콘막(32a)을 패터닝함으로써, 섬(아일런드)을 형성한다.
공정 18(도 21 참조) : 비정질 실리콘막(32a)의 활성층이 되는 영역을 덮도록, 게이트 절연막(33) 상에 레지스트(35)를 형성한다. 이 레지스트(35)를 마스크로 하여, 이온 주입법 또는 이온 샤워법을 이용하여 비정질 실리콘막(32a)에 불순물을 도입함으로써 소스·드레인 영역(36)을 형성한다. 또, 소스·드레인 영역(36)으로의 불순물의 도입은 불순물을 포함한 도전층으로부터 확산시키는 방법으로 행해도 된다. 이 후, 레지스트(35)를 제거한다.
공정 19(도 22 참조) : 전면을 덮도록 감압 CVD법 또는 플라즈마 CVD법 등을 이용하여 비정질 실리콘막(34a)을 형성한다. 비정질 실리콘막(34a)의 막 두께는 1㎚ ∼ 1㎛ 정도이며 바람직하게는 10㎚ ∼ 500㎚, 보다 바람직하게는 50㎚ ∼ 200㎚이다. 또한, 비정질 실리콘막(34a)은 그 형성 시에 불순물이 도핑되어 있지만, 비도핑 상태에서 피착하고, 그 후에 불순물을 주입해도 된다. 이 비정질 실리콘막(34a)은 본 발명의 「제2 비정질 실리콘막 및 도전막」을 구성한다. 비정질 실리콘막(34a) 상에 에너지파 흡수막(34b)을 형성한다. 이 에너지파 흡수막(34b)은 본 발명의 「도전막」을 구성한다.
에너지파 흡수막(34b)의 시트 저항은 10Ω/□ ∼ 1kΩ/□이며 바람직하게는 100Ω/□ ∼ 500Ω/□, 보다 바람직하게는 200Ω/□ ∼ 500Ω/□이다. 이러한 에너지파 흡수막(34b)은 스퍼터법이나 증착법, 도금법 등에 의해 형성한다. 에너지파 흡수막(34b)으로서는 예를 들면, 제1 실시예의 고주파가 조사되는 도전막과 마찬가지로, W 실리사이드막을 이용할 수 있다.
공정 20(도 23 참조) : 에너지파 흡수막(34b)에 대하여 에너지파를 조사한다. 이에 따라, 에너지파 흡수막(34b)이 가열되며, 이 열에 의해서 비정질 실리콘막(32a) 및 비정질 실리콘막(34a)이 어닐링된다. 그 결과, 비정질 실리콘막(32a)이 다결정 실리콘막(32)으로 변함과 함께, 비정질 실리콘막(34a)이 다결정 실리콘막(34c)으로 변한다. 또한, 에너지파 흡수막(34b)의 열에 의해서 소스·드레인 영역(36)도 활성화된다. 또한, 도전성을 포함하는 비정질 실리콘막(34a) 자신도 마찬가지로 발열하고, 이 열에 의해서도 비정질 실리콘막(32a)의 다결정화와 소스· 드레인 영역의 활성화이 촉진된다. 또, 다결정 실리콘막(32)이 본 발명의 「제1 다결정 실리콘막」을 구성하고, 다결정 실리콘막(34c)이 본 발명의 「제2 다결정 실리콘막」을 구성한다.
즉, 이 제3 실시예에서는 에너지파 흡수막(34b)에 대하여 에너지파를 조사함으로써, 게이트 전극이 되는 비정질 실리콘막(34a)의 결정화와, 활성층이 되는 비정질 실리콘막(32a)의 결정화와, 소스·드레인 영역(36)의 활성화가 동시에 행해진다.
에너지파로서는 YAG 레이저 등의 연속 발진의 레이저를 이용한다. 연속 발진의 레이저를 이용함으로써 펄스 레이저와 달리, 레이저 광선의 고속 주사를 행할 수 있으므로, 큰 면적의 영역을 균일하게 또한 단시간에 처리하는 것이 가능하다. 이 결과, 펄스 간의 에너지의 변동이 없어지며 다결정화가 양호하게 행해진다.
공정 21(도 24 참조) : 에너지파 흡수막(34b)와 다결정 실리콘막(34c)을 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 패터닝함으로써, 게이트 전극을 형성한다. 그리고, 층간 절연막(37)을 형성한 후 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 소스·드레인 영역(36)에 달하는 컨택트홀을 형성한다. 또한, 그 컨택트홀 내 및 전면을 덮도록 도전막을 형성하고, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 소스·드레인 배선(38)을 형성한다. 이에 따라, 제3 실시예에 따른 톱 게이트형의 TFT가 완성된다.
상기 제3 실시예에서는 제1 실시예의 작용 효과 외에 이하의 작용 효과를 발휘한다.
즉, 미리 소스·드레인 영역(36)을 형성한 후에 에너지파 흡수막(34b)에 대하여 에너지파를 조사함으로써, 게이트 전극이 되는 비정질 실리콘막(34a)의 결정화와, 활성층이 되는 비정질 실리콘막(32a)의 결정화와, 소스·드레인 영역(36)의 활성화를 동시에 행할 수 있으므로, 제조 프로세스를 간략화할 수 있다. 또한, 에너지파로서 연속 발진 레이저를 이용함으로써, 펄스 레이저와 달리 레이저 광선의 고속 주사를 행할 수 있으므로, 큰 면적의 영역을 균일하게 또한 단시간에 처리하는 것이 가능하다. 그 결과, 대형 기판에도 적용 가능해지며 생산성을 향상시킬 수 있다. 또한, 연속 발진 레이저 장치의 가동비는 펄스 레이저에 비하여 염가이므로 제조 비용을 저감할 수 있다.
또한, 연속 발진 레이저는 펄스 레이저와 달리 빔 강도가 균일하므로, 다결정화가 변동하지 않고 균일하게 행해진다. 이에 따라, 소자 특성의 변동을 저감할 수 있어, 그 결과, 수율을 향상할 수 있다.
<제4 실시예>
도 25 ∼ 도 31은 본 발명의 제4 실시예에 따른 제조 프로세스를 설명하기 위한 단면도이다. 도 25 ∼ 도 31을 참조하여 이 제4 실시예에서는 상기한 제3 실시예와 달리, 보텀 게이트형의 TFT의 제조 프로세스에 있어서 차광막이 되는 도전막에 연속 발진 레이저(에너지파)를 조사함으로써, 비정질 실리콘막으로부터 다결정 실리콘막으로의 결정화와, 소스·드레인 영역의 활성화를 동시에 행한다. 이하, 제4 실시예의 제조 프로세스를 도 25 ∼ 도 31을 참조하여 상세하게 설명한다.
공정 22(도 25 참조) : 절연 기판(41) 상에 CVD법을 이용하여 도전막을 형성 한 후, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 패터닝함으로써, 게이트 전극(42)을 형성한다. 플라즈마 CVD법 등을 이용하여 P-SiN막, P-SiO막 또는 이들의 적층막으로 이루어지는 게이트 절연막(43)을 형성한다.
공정 23(도 26 참조) : 감압 CVD법 또는 플라즈마 CVD법 등을 이용하여 비정질 실리콘막(44a)을 형성한다. 이 비정질 실리콘막(44a)은 본 발명의 「제1 비정질 실리콘막」을 구성한다. 플라즈마 CVD법 등을 이용하여 비정질 실리콘막(44a) 상에 SiO2막으로 이루어지는 절연막(45)을 형성한다. 이 절연막(45)은 본 발명의 「절연막」을 구성한다. 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 절연막(45) 및 비정질 실리콘막(44a)를 패터닝함으로써 섬(아일런드)을 형성한다.
공정 24(도 27 참조) : 비정질 실리콘막(44a)의 활성층이 되는 영역을 덮도록 절연막(45) 상에 레지스트(46)를 형성한다. 이 레지스트(46)를 마스크로 하여, 이온 주입법 또는 이온 샤워법을 이용하여, 비정질 실리콘막(44a)에 불순물을 도입함으로써 소스·드레인 영역(47)을 형성한다. 또, 불순물의 도입은 불순물을 포함한 도전층으로부터 확산시키는 방법으로 행해도 된다. 이 후, 레지스트(46)를 제거한다.
공정 25(도 28 참조) : 전면을 덮도록, W 실리사이드막 등으로 이루어지는 에너지파 흡수막(48)을 형성한다. 이 에너지파 흡수막(48)이 본 발명의 「도전막」을 구성한다. 에너지파 흡수막(48)의 시트 저항 및 형성 방법 등은 상기한 제3 실시예와 마찬가지이다. 또, 이 에너지파 흡수막(48)은 후의 공정에서 차광막이 된다.
공정 26(도 29 참조) : 에너지파 흡수막(48)에 대하여 에너지파(연속 발진 레이저)를 조사한다. 이에 따라, 에너지파 흡수막(48)이 가열되며, 이 열에 의해서 비정질 실리콘막(44a)이 어닐링된다. 그 결과, 비정질 실리콘막(44a)이 다결정 실리콘막(44)으로 변함과 함께, 소스·드레인 영역(47)도 활성화된다. 또, 다결정 실리콘막(44)은 본 발명의 「제1 다결정 실리콘막」을 구성한다.
즉, 이 제4 실시예에서는 에너지파 흡수막(48)에 대하여 에너지파(연속 발진 레이저)를 조사함으로써, 활성층이 되는 비정질 실리콘막(44a)의 결정화와, 소스·드레인 영역(47)의 활성화가 동시에 행해진다.
공정 27(도 30 참조) : 에너지파 흡수막(48)을 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 패터닝함으로써 차광막을 형성한다.
공정 28(도 31 참조) : 전면을 덮도록 층간 절연막(49)을 형성한 후, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여, 소스·드레인 영역에 달하는 컨택트홀을 형성한다. 또한, 그 컨택트홀 내 및 전면을 덮도록 도전막을 형성하고, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 소스·드레인 배선(50)을 형성한다. 이에 따라, 제4 실시예에 따른 보텀 게이트형의 TFT가 완성된다.
제4 실시예에서는 제3 실시예와 마찬가지로, 미리 소스·드레인 영역(47)을 형성한 후에, 에너지파 흡수막(48)에 대하여 에너지파(연속 발진 레이저)를 조사함으로써, 활성층이 되는 비정질 실리콘막(44a)의 결정화와, 소스·드레인 영역(47)의 활성화를 동시에 행할 수 있으므로, 제조 프로세스를 간략화할 수 있다. 또한, 에너지파로서 연속 발진 레이저를 이용함으로써, 펄스 레이저와 달리 레이저 광선의 고속 주사를 행할 수 있으므로, 큰 면적의 영역을 균일하고 또한 단시간에 처리하는 것이 가능하다. 그 결과, 대형 기판에도 적용 가능해져서 생산성을 향상시킬 수 있다. 또한, 연속 발진 레이저 장치의 가동비는 펄스 레이저에 비교하여 염가이므로 제조 비용을 저감할 수 있다.
또한, 연속 발진 레이저는 펄스 레이저와 달리, 빔 강도가 균일하므로 다결정화가 변동하지 않고 균일하게 행해진다. 이에 따라, 소자 특성의 변동을 저감할 수 있어, 그 결과 수율을 향상할 수 있다.
<제5 실시예>
도 32 ∼ 도 36은 본 발명의 제5 실시예에 따른 제조 프로세스를 설명하기 위한 단면도이다. 도 32 ∼ 도 36를 참조하여, 이 제5 실시예에서는 톱 게이트형의 TFT의 제조 프로세스에 있어서, 소스·드레인 배선이 되는 도전막에 연속 발진의 YAG 레이저(에너지파)를 조사함으로써, 비정질 실리콘막으로부터 다결정 실리콘막으로의 결정화와, 소스·드레인 영역의 활성화를 동시에 행한다. 이하, 제5 실시예의 제조 프로세스를 도 32 ∼ 도 36을 참조하여 상세하게 설명한다.
공정 29(도 32 참조) : 절연 기판(61) 상에 감압 CVD법 또는 플라즈마 CVD법 등을 이용하여 비정질 실리콘막(62a)을 형성한다. 이 비정질 실리콘막(62a)은 본 발명의 「제1 비정질 실리콘막」을 구성한다. 또한, 플라즈마 CVD법 등을 이용하여 비정질 실리콘막(62a) 상에 실리콘 산화막으로 이루어지는 게이트 절연막(63)을 형성한다. 이 게이트 절연막(63)은 본 발명의 「절연막」을 구성한다. 포토리소 그래피 기술과 드라이 에칭 기술을 이용하여 게이트 절연막(63) 및 비정질 실리콘막(62a)을 패터닝함으로써 섬(아일런드)을 형성한다.
공정 30(도 33 참조) : 게이트 절연막(63) 상을 덮도록 도전막을 형성한 후, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 그 도전막을 패터닝함으로써 게이트 전극(64)을 형성한다. 게이트 전극(64)을 마스크로 하여 이온 주입법을 이용하여, 비정질 실리콘막(62a)에 불순물을 도입함으로써, 소스·드레인 영역(65)을 형성한다. 또, 소스·드레인 영역(65)으로의 불순물의 도입은 불순물을 포함하는 도전층으로부터 확산시키도록 해도 된다.
공정 31(도 34 참조) : 전면을 덮도록 층간 절연막(66)을 형성한 후, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여, 소스·드레인 영역(65)에 달하는 컨택트홀을 형성한다. 또한, 그 컨택트홀 내 및 전면을 덮도록 W 실리사이드막 등으로 이루어지는 에너지파 흡수막(67)을 형성한다. 이 에너지파 흡수막(67)은 본 발명의 「도전막」을 구성한다. 에너지파 흡수막(67)의 시트 저항 및 형성 방법 등은 상기한 제3 실시예와 마찬가지이다. 또, 이 에너지파 흡수막(67)은 후의 공정에서 소스·드레인 배선이 된다.
공정 32(도 35 참조) : 에너지파 흡수막(67)에 대하여 연속 발진의 YAG 레이저(에너지파)를 조사함으로써, 에너지파 흡수막(67)이 가열되며 이 열에 의해서 비정질 실리콘막(62a)가 어닐링된다. 이에 따라, 비정질 실리콘막(62a)가 다결정 실리콘막(62)으로 변함과 함께, 소스·드레인 영역(65)도 활성화된다. 또, 이 다결정 실리콘막(62)이 본 발명의 「제1 다결정 실리콘막」을 구성한다.
즉, 이 제5 실시예에서는 소스·드레인 배선이 되는 에너지파 흡수막(67)에 대하여 연속 발진의 YAG 레이저(에너지파)를 조사함으로써, 활성층이 되는 비정질 실리콘막(62a)의 결정화와, 소스·드레인 영역(67)의 활성화가 동시에 행해진다.
공정 33(도 36 참조) : 마지막으로, 에너지파 흡수막(67)을 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 패터닝함으로써 소스·드레인 배선(67)을 형성한다. 이에 따라, 제5 실시예에 따른 톱 게이트형의 TFT가 완성된다.
제5 실시예에서는 제3 및 제4 실시예와 마찬가지로, 미리 소스·드레인 영역(65)을 형성한 후에, 에너지파 흡수막(67)에 대하여 YAG 레이저(에너지파)를 조사함으로써, 활성층이 되는 비정질 실리콘막(62a)의 결정화와, 소스·드레인 영역(65)의 활성화를 동시에 행할 수 있으므로 제조 프로세스를 간략화할 수 있다. 또한, 에너지파로서 연속 발진의 YAG 레이저를 이용함으로써 펄스 레이저와 달리, 레이저 광선의 고속 주사를 행할 수 있으므로, 큰 면적의 영역을 균일하게 또한 단시간에 처리하는 것이 가능하다. 그 결과, 대형 기판에도 적용 가능해져서 생산성을 향상시킬 수 있다. 또한, 연속 발진의 YAG 레이저 장치의 가동비는 펄스 레이저에 비하여 염가이므로 제조 비용을 저감할 수 있다.
또한, 연속 발진 레이저는 펄스 레이저와 달리, 빔 강도가 균일하므로 다결정화가 변동하지 않고 균일하게 행해진다. 이에 따라, 소자 특성의 변동을 저감할 수 있어, 그 결과 수율을 향상할 수 있다.
또한, 제5 실시예에서는 제1 ∼ 제4 실시예와 달리, 소스·드레인 배선이 되는 에너지파 흡수막(67)은 직접 소스·드레인 영역(65)에 접촉하도록 형성되어 있 다. 이 상태에서 에너지파 흡수막(67)에 에너지파를 조사하므로, 에너지파 흡수막(67)의 열이 직접 소스·드레인 영역(67)을 구성하는 비정질 실리콘막(62a)에 전달된다. 이에 따라, 제1 ∼ 제4 실시예와 비하여 비정질 실리콘막(62a)에 열이 보다 전해지기 쉬워진다. 그 결과, 비정질 실리콘막(62a)의 결정화를 보다 양호하게 행할 수 있어 품질이 우수한 다결정 실리콘막(62)을 얻을 수 있다.
<제6 실시예>
도 37 ∼ 도 41은 본 발명의 제6 실시예에 따른 제조 프로세스를 설명하기 위한 단면도이다. 도 37 ∼도 41을 참조하여, 이 제6 실시예에서는 보텀 게이트형의 TFT의 제조 프로세스에 있어서, 소스·드레인 배선이 되는 도전막에 연속 발진의 YAG 레이저(에너지파)를 조사함으로써, 비정질 실리콘막으로부터 다결정 실리콘막으로의 결정화와, 소스·드레인 영역의 활성화를 동시에 행한다. 이하, 제6 실시예의 제조 프로세스를 도 37 ∼도 41을 참조하여 상세하게 설명한다.
공정 34(도 37 참조) : 절연 기판(71) 상에 CVD법을 이용하여 도전막을 형성한 후, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 패터닝함으로써, 게이트 전극(72)을 형성한다. 플라즈마 CVD법 등을 이용하여 P-SiN막, P-SiO막 또는 이들의 적층막으로 이루어지는 게이트 절연막(73)을 형성한다.
공정 35(도 38 참조) : 감압 CVD법 또는 플라즈마 CVD법 등을 이용하여, 비정질 실리콘막(74a)를 형성한다. 이 비정질 실리콘막(74a)은 본 발명의 「제1 비정질 실리콘막」을 구성한다. 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 비정질 실리콘막(74a)을 패터닝함으로써, 섬(아일런드)을 형성한다.
공정 36(도 39 참조) : 비정질 실리콘막(74a)의 활성층이 되는 영역을 덮도록 레지스트(75)를 형성한다. 이 레지스트(75)를 마스크로 하여, 이온 주입법 또는 이온 샤워법을 이용하여, 비정질 실리콘막(74a)에 불순물을 도입함으로써 소스·드레인 영역(76)을 형성한다. 또, 불순물의 도입은, 불순물을 포함한 도전층으로부터 확산시키는 방법으로 행해도 된다. 이 후, 레지스트(75)를 제거한다.
공정 37(도 40 참조) : 전면을 덮도록 층간 절연막(77)을 형성한 후, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여, 소스·드레인 영역(76)에 달하는 컨택트홀을 형성한다. 또, 이 층간 절연막(77)은 본 발명의 「절연막」을 구성한다. 또한, 그 컨택트홀 내 및 전면을 덮도록, W 실리사이드막 등으로 이루어지는 에너지파 흡수막(78)을 형성한다. 이 에너지파 흡수막(78)은 본 발명의 「도전막」을 구성한다. 에너지파 흡수막(78)의 시트 저항 및 형성 방법 등은 상기한 제3 실시예와 마찬가지이다. 또, 이 에너지파 흡수막(78)은 후의 공정에서 소스·드레인 배선이 된다.
에너지파 흡수막(78)에 대하여, 연속 발진의 YAG 레이저(에너지파)를 조사함으로써 에너지파 흡수막(78)이 가열되며, 이 열에 의해서 비정질 실리콘막(74a)이 어닐링된다. 이에 따라, 비정질 실리콘막(74a)이 다결정 실리콘막(74)으로 변함과 함께, 소스·드레인 영역(76)도 활성화된다. 또, 이 다결정 실리콘막(74)이 본 발명의 「제1 다결정 실리콘막」을 구성한다.
즉, 이 제6 실시예에서는 소스·드레인 배선이 되는 에너지파 흡수막(78)에 대하여 연속 발진의 YAG 레이저(에너지파)를 조사함으로써, 활성층이 되는 비정질 실리콘막(74a)의 결정화와, 소스·드레인 영역(76)의 활성화가 동시에 행해진다.
공정 38(도 41 참조) : 마지막으로, 에너지파 흡수막(78)을 포토리소그래피 기술과 드라이 에칭 기술을 이용하여 패터닝함으로써 소스·드레인 배선(78)을 형성한다. 이에 따라, 제6 실시예에 따른 보텀 게이트형의 TFT가 완성된다.
제6 실시예에서는 제5 실시예와 마찬가지로, 소스·드레인 배선이 되는 에너지파 흡수막(78)은 직접 소스·드레인 영역(76)에 접촉하고 있으므로, 에너지파 흡수막(78)에 에너지파를 조사할 때, 에너지파 흡수막(78)의 열이 직접 소스. 드레인 영역(76)을 구성하는 비정질 실리콘막(74a)에 전달된다. 이에 따라, 비정질 실리콘막(74a)에 열이 보다 전해지기 쉬워지므로, 비정질 실리콘막(74a)의 결정화를보다 양호하게 행할 수 있어, 그 결과, 결정성이 우수한 다결정 실리콘막(74)을 얻을 수 있다.
또, 이번 개시된 실시예는 모든 점에서 예시이고 제한적이지 않다고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구의 범위에 의해서 나타내며 또한 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 이상의 실시예는 이하와 같이 변경해도 되며 그 경우라도 마찬가지의 작용, 효과를 얻을 수 있다.
(1) 제1 및 제2 실시예의 W 실리사이드막(4b) 대신에, 니켈-아연 합금(10 at%-Zn/Ni)을 형성한다. 이 니켈-아연 합금은 약 1400℃의 융점을 가지며, 완전히 용해하기까지는 자기 발열 온도(약 1400℃)를 유지하지만, 완전히 용해하게 되면 구형의 덩어리로 분산하고, 비정질 실리콘막[4a ; 다결정 실리콘막(4c)]과의 접촉 면적이 작아져서 하층에 대한 가열이 정지된다.
따라서, 비정질 실리콘막(4a) 등의 가열의 최고 온도를 자동적으로 약 1400℃로 제한할 수 있어, 열 처리의 안정성, 균일성을 실현할 수 있다. 또한, 약1400℃라는 온도는 합금종이나 합금 비율을 조정함으로써 적절하게 설정할 수 있다.
(2) 제1 및 제2 실시예에 있어서, 비정질 실리콘막(4a)의 형성을 생략하고, 실리콘 산화막(3) 상에 직접 W 실리사이드막(4b)이나 상기 (1)의 니켈-아연 합금을 형성한다. 이 경우, 게이트 전극(4)은 W 실리콘막(4b)이나 니켈-아연 합금만으로 형성되게 된다.
(3) 제2 실시예에서는 공정 3에 있어서, 비정질 실리콘막(2a)을 소정 형상으로 가공하고나서, 그 후의 공정에서 이것을 다결정화하였지만, 다결정화하고나서 소정 형상으로 가공해도 된다.
이 경우, 시트형으로 가공된 레이저 빔에 의한 띠상의 가열부가 기판 상을 이동함으로써, 띠상의 가열부에서만 결정이 성장하고, 다른 부분에서는 결정핵의 발생도 발생하지 않기 때문에, 결정이 가열부의 이동 방향으로 길게 성장하기 쉬워진다.
예를 들면, 게이트 전극(4)으로서 니켈-아연 합금만을 이용한 경우, 다결정 실리콘막(2)은 기둥형의 결정 구조가 된다. 이 기둥형 결정을 채널 길이 방향과 평행한 방향으로(즉, 채널 길이 방향으로 입계가 존재하지 않도록) 배치하여 L/W= 5/5(㎛)의 n형 박막 트랜지스터(A)를 제작하고, 그 전기적 특성을 측정하면 그 전 기 효과 이동도 : 215㎠/Vs, Vth : 0.3V, S치 : 0.03V/dec 정도의 양호한 수치를 얻을 수 있다. 또한, 절연막의 TZDB(Time Zero Dielectric Breakdown)는 8.5MV/㎝ 정도이다.
(4) 제1, 제2 실시예에 있어서, W 실리사이드막(4b)을 생략한다. 상술한 그대로 비정질 실리콘막(4a)의 자기 발열에 의해서도 비정질 실리콘막(2a)의 다결정화를 촉진할 수 있다.
(5) 제1, 제2 실시예에 있어서, 다결정 실리콘막(2)을 형성한 후, 일단 다결정 실리콘막(4c) 및 W 실리콘막(4b)을 박리한다.
(6) 고주파나 레이저 광 대신에, 램프 광을 이용한다. 이들 고주파, 레이저 광, 램프 광 등을 총칭하여 본 발명에서는 「전자파」로 한다. 또, 본 발명에서의 고주파는 100㎑ ∼ 300㎓(λ= 1㎜ ∼ 3000m)의 주파수(파장)를 포함하는 전파를 의미한다.
(7) 비정질 실리콘막을 플라즈마 CVD법에 상관없이, 감압 CVD법, 상압 CVD법, 광여기 CVD법, 증착법, EB(Electron Beam) 증착법, MBE(Molecular Beam Epitaxy)법, 스퍼터법으로 이루어지는 그룹 내 중 어느 하나의 방법에 의해서 형성한다.
(8) W 실리사이드막(4b) 및 에너지파 흡수막(34b, 48, 67, 78)을 구성하는 W 실리사이드막 대신에, Cu, MoSi2, TiSi2, TaSi2, CoSi2, W, Mo, Co, Cr, Ti, Ta 등을 이용한다. 게다가, 사용 온도가 낮은 경우에는(약 450℃ 이하), Al이나 Au 등의 소위 저융점 금속을 이용해도 된다.
(9) 다결정 실리콘 TFT뿐만아니라, 절연 게이트형 반도체 소자 전반에 적용한다. 또한, 태양 전지나 광 센서 등의 광전 변환 소자, 바이폴라 트랜지스터, 정전 유도형 트랜지스터(SIT : Static Induction Transistor) 등의 다결정 실리콘막을 이용하는 모든 반도체 장치에 적용한다.
(10) 연속 발진의 레이저로서 YAG 레이저를 이용하였지만, 본 발명은 이것에 한하지 않고, 예를 들면, Ar 가스 레이저, 루비 레이저, 탄산 가스 레이저 등의 다른 연속 발진 레이저를 이용해도 된다.
상술한 바와 같이 본 발명에 따르면, 우수한 특성을 갖는 다결정 실리콘막을 포함하는 반도체 장치를 높은 수율로 제조할 수 있다.

Claims (29)

  1. 반도체 장치의 제조 방법에 있어서,
    기판 상에 제1 비정질 반도체막을 형성하는 제1 공정,
    상기 제1 비정질 반도체막 상에 도전막을 형성하는 제2 공정,
    상기 도전막에 전자파를 조사함으로써 도전막을 발열시켜, 이 열을 이용하여 상기 제1 비정질 반도체막을 제1 다결정 반도체막으로 개질하는 제3 공정, 및
    상기 도전막을 게이트 전극으로서 가공하는 제4 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 도전막은 금속막을 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 도전막은 금속막과 그 하부의 제2 비정질 반도체막과의 적층 구조를 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제3 공정에서, 상기 제2 비정질 반도체막을 제2 다결정 반도체막으로 개질하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 전자파는 고주파, 연속 발진 레이저 광 및 램프 광 중 어느 하나를 포함하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 공정 전에 상기 제1 비정질 반도체막 상에 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제4 공정에서, 상기 도전막을 게이트 전극으로서 가공함과 함께, 상기 제1 다결정 반도체막을 능동층으로 하는 트랜지스터를 형성하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 도전막을 게이트 전극으로 가공한 후, 소스·드레인 영역을 형성하고, 그 후 열처리를 실시함으로써 상기 소스·드레인 영역을 활성화하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제3 공정 전에, 상기 제1 비정질 반도체막에 불순물을 도입함으로써 소스·드레인 영역을 형성하고,
    상기 제3 공정에서, 상기 게이트 전극이 되는 도전막에 상기 전자파를 조사함으로써 상기 도전막을 발열시켜, 이 열을 이용하여, 상기 제1 비정질 반도체막으로부터 상기 제1 다결정 반도체막으로의 결정화와 상기 소스·드레인 영역의 활성화를 동시에 행하는 반도체 장치의 제조 방법.
  11. 반도체 장치의 제조 방법에 있어서,
    기판 상에 제1 비정질 반도체막을 형성하는 제1 공정,
    상기 제1 비정질 반도체막 상에 도전막을 형성하는 제2 공정, 및
    상기 도전막에 고주파를 조사함으로써 도전막을 발열시켜, 이 열을 이용하여 상기 제1 비정질 반도체막을 제1 다결정 반도체막으로 개질하는 제3 공정
    을 포함하고,
    상기 제3 공정 후에, 상기 도전막을 게이트 전극으로서 가공함과 함께, 상기 제1 다결정 반도체막을 능동층으로 하는 트랜지스터를 형성하는 반도체 장치의 제조 방법.
  12. 삭제
  13. 제11항에 있어서,
    상기 도전막은 금속막을 포함하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 도전막은 금속막과 그 하부의 제2 비정질 반도체막과의 적층 구조를 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제3 공정에서, 상기 제2 비정질 반도체막을 제2 다결정 반도체막으로 개질하는 반도체 장치의 제조 방법.
  16. 제11항에 있어서,
    상기 제2 공정 전에, 상기 제1 비정질 반도체막 상에 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  17. 삭제
  18. 제11항에 있어서,
    상기 도전막을 게이트 전극으로 가공한 후, 소스·드레인 영역을 형성하고, 그 후, 열처리를 실시함으로써 상기 소스·드레인 영역을 활성화하는 반도체 장치의 제조 방법.
  19. 반도체 장치의 제조 방법에 있어서,
    기판 상에 제1 비정질 반도체막을 형성하는 제1 공정,
    상기 제1 비정질 반도체막 상에 도전막을 형성하는 제2 공정, 및
    상기 도전막에 연속 발진 레이저 광을 조사함으로써 도전막을 발열시켜, 이 열을 이용하여 상기 제1 비정질 반도체막을 제1 다결정 반도체막으로 개질하는 제3 공정을 포함하고,
    상기 제3 공정 후에, 상기 도전막을 게이트 전극으로서 가공함과 함께, 상기 제1 다결정 반도체막을 능동층으로 하는 트랜지스터를 형성하는 반도체 장치의 제조 방법.
  20. 삭제
  21. 제19항에 있어서,
    상기 도전막은 금속막을 포함하는 반도체 장치의 제조 방법.
  22. 제19항에 있어서,
    상기 도전막은 금속막과 그 하부의 제2 비정질 반도체막과의 적층 구조를 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제3 공정에서, 상기 제2 비정질 반도체막을 제2 다결정 반도체막으로 개질하는 반도체 장치의 제조 방법.
  24. 제19항에 있어서,
    상기 제2 공정 전에, 상기 제1 비정질 반도체막 상에 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  25. 삭제
  26. 제19항에 있어서,
    상기 도전막을 게이트 전극으로 가공한 후, 소스·드레인 영역을 형성하고, 그 후, 열처리를 실시함으로써 상기 소스·드레인 영역을 활성화하는 반도체 장치의 제조 방법.
  27. 반도체 장치의 제조 방법에 있어서,
    기판 상에 제1 비정질 반도체막을 형성하는 제1 공정,
    상기 제1 비정질 반도체막 상에 도전막을 형성하는 제2 공정, 및
    상기 도전막에 연속 발진 레이저 광을 조사함으로써 도전막을 발열시켜, 이 열을 이용하여 상기 제1 비정질 반도체막을 제1 다결정 반도체막으로 개질하는 제3 공정을 포함하고,
    상기 도전막은 상기 제3 공정 후에 게이트 전극으로서 가공되고,
    상기 제3 공정 전에, 상기 제1 비정질 반도체막에 불순물을 도입함으로써 소스·드레인 영역을 형성하며,
    상기 제3 공정에서 상기 게이트 전극이 되는 도전막에 상기 연속 발진 레이저 광을 조사함으로써 상기 도전막을 발열시켜, 이 열을 이용하여 상기 제1 비정질 반도체막으로부터 상기 제1 다결정 반도체막으로의 결정화와 상기 소스·드레인 영역의 활성화를 동시에 행하는 반도체 장치의 제조 방법.
  28. 반도체 장치의 제조 방법에 있어서,
    기판 상에 제1 비정질 반도체막을 형성하는 제1 공정,
    상기 제1 비정질 반도체막 상에 도전막을 형성하는 제2 공정,
    상기 도전막에 연속 발진 레이저 광을 조사함으로써 도전막을 발열시켜, 이 열을 이용하여 상기 제1 비정질 반도체막을 제1 다결정 반도체막으로 개질하는 제3 공정을 포함하고,
    상기 제3 공정에 앞서서, 상기 제1 비정질 반도체막에 불순물을 도입함으로써 소스·드레인 영역을 형성하며,
    상기 제3 공정에서 차광막이 되는 도전막에 상기 연속 발진 레이저 광을 조사함으로써 상기 도전막을 발열시켜, 이 열을 이용하여 상기 제1 비정질 실리콘으로부터 상기 제1 다결정 실리콘으로의 결정화와 상기 소스·드레인 영역의 활성화를 동시에 행하고,
    상기 제3 공정 후에 상기 도전막은 상기 차광막으로 가공되는 반도체 장치의 제조 방법.
  29. 반도체 장치의 제조 방법에 있어서,
    기판 상에 제1 비정질 반도체막을 형성하는 제1 공정,
    상기 제1 비정질 반도체막 상에 도전막을 형성하는 제2 공정,
    상기 도전막에 연속 발진 레이저 광을 조사함으로써 도전막을 발열시켜, 이 열을 이용하여 상기 제1 비정질 반도체막을 제1 다결정 반도체막으로 개질하는 제3 공정을 포함하고,
    상기 제3 공정 전에, 상기 제1 비정질 반도체막에 불순물을 도입함으로써 소스·드레인 영역을 형성하고,
    상기 제3 공정에서 소스·드레인 배선이 되는 도전막에 상기 연속 발진 레이저 광을 조사함으로써 상기 도전막을 발열시켜, 이 열을 이용하여 상기 제1 비정질 실리콘으로부터 상기 제1 다결정 실리콘으로의 결정화와 상기 소스·드레인 영역의 활성화를 동시에 행하며,
    상기 도전막은 상기 제3 공정 후에 상기 소스·드레인 배선으로서 가공되는 반도체 장치의 제조 방법.
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