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JPH10107440A - セラミック基板及びその製造方法 - Google Patents

セラミック基板及びその製造方法

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Publication number
JPH10107440A
JPH10107440A JP8258107A JP25810796A JPH10107440A JP H10107440 A JPH10107440 A JP H10107440A JP 8258107 A JP8258107 A JP 8258107A JP 25810796 A JP25810796 A JP 25810796A JP H10107440 A JPH10107440 A JP H10107440A
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JP
Japan
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conductor layer
substrate
layer
surface conductor
printed
Prior art date
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JP8258107A
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Hideaki Araki
英明 荒木
Kunihiko Mori
邦彦 森
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Sumitomo Metal SMI Electronics Device Inc
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Sumitomo Metal SMI Electronics Device Inc
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Publication date
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Abstract

(57)【要約】 【課題】 基板表面の表層導体層を低抵抗化すると共
に、基板の反りやうねりを少なくし、且つ表層導体層の
印刷ダレやニジミも少なくする。 【解決手段】 低温焼成セラミックのグリーンシート1
1の表面に1層目の表層導体層14をAg系導体ペース
トを用いて印刷し、該グリーンシート11を内層導体層
が印刷された他のグリーンシート12,13と積層し、
これらを熱圧着して一体化した上で、基板と各層の導体
層とを同時焼成することによって、焼成基板の表面に1
層目の表層導体層14を形成する。この後、1層目の表
層導体層14上に、同じ組成のAg系導体ペーストを用
いて2層目の表層導体層15を重ねて印刷し、これを焼
成することによって、基板表面に2層の表層導体層1
4,15を重ねて形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、基板表面に形成す
る表層導体層を低抵抗化したセラミック基板及びその製
造方法に関するものである。
【0002】
【従来の技術】一般に、セラミック基板は、樹脂製のプ
リント基板と比較して耐熱性に優れると共に、熱膨張係
数が小さく、微細な配線パターン(ファインパターン)
を形成しやすい等の特長があるため、近年の小型化、高
周波化、高速化が要求される各種のICの基板として幅
広く用いられている。最近では、セラミック基板に対す
る小型化、高周波化、高速化の要求は益々厳しくなって
きており、それに対応するために、セラミック材料の低
誘電率化や表層導体層の低抵抗化が必要になってくる。
【0003】近年、基板表面に形成する表層導体層は、
ファインパターン化により導通断面積が小さくなり、導
通抵抗が大きくなる傾向がある。この対策として、表層
導体層を厚く形成して、導通断面積を拡大することで、
表層導体層を低抵抗化することが考えられる。
【0004】
【発明が解決しようとする課題】一般に、表層導体層の
形成には、生産性が高いスクリーン印刷が用いられる
が、焼成基板の表面に表層導体層を厚く印刷すると、印
刷パターンの線幅にダレやニジミが出来てしまい、ファ
インパターンを厚く印刷することは困難である。また、
焼成前のグリーンシートの表面に表層導体層を厚く印刷
して同時焼成することが考えられるが、セラミックと表
層導体層とでは同時焼成時の収縮挙動が異なるため、表
層導体層を厚く印刷すると、収縮挙動の相違によってセ
ラミック基板に反りやうねりが発生しやすく、歩留り低
下・品質低下を招く。
【0005】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、基板表面の表層導体
層を低抵抗化でき、しかも、同時焼成によるセラミック
基板の反りやうねりを少なくすることができると共に、
表層導体層の印刷ダレやニジミも少なくすることがで
き、品質を向上できるセラミック基板及びその製造方法
を提供することにある。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、本発明のセラミック基板は、基板表面に2層の表層
導体層を重ねて形成したものである。このセラミック基
板を製造する場合には、セラミックのグリーンシートの
表面に1層目の表層導体層を印刷し、該グリーンシート
を内層導体層が印刷された他のグリーンシートと積層
し、同時焼成することによって、基板表面に1層目の表
層導体層を形成し、この1層目の表層導体層上に2層目
の表層導体層を重ねて印刷して焼成することによって、
基板表面に2層の表層導体層を重ねて形成する。
【0007】このようにすれば、表層導体層の印刷を2
回に分けて行うことができるため、表層導体層を特に厚
く印刷する必要がなく、しかも1層目の表層導体層はグ
リーンシート積層時にグリーンシートに埋設されるた
め、印刷ダレやニジミを少なくすることができる。しか
も、セラミック基板と同時焼成する際の表層導体層は1
層分であるため、これを厚く印刷して同時焼成する場合
と比較して、収縮挙動の相違によるセラミック基板の反
りやうねりを少なくすることができる。更に、基板表面
に1層目の表層導体層を印刷・焼成した後に、その1層
目の表層導体層上に2層目の表層導体層を重ねて印刷し
て焼成するので、表層導体層全体としての厚みを厚くす
ることができ、表層導体層を低抵抗化できる。
【0008】
【発明の実施の形態】以下、本発明を低温焼成セラミッ
ク多層基板に適用した一実施形態について説明する。ま
ず、セラミック基板の製造方法を図1に基づいて説明す
る。セラミック基板の各層の絶縁層を形成する低温焼成
セラミックのグリーンシート11〜13は、次のように
して作られる。CaO−Al2 3 −SiO2 −B2
3 系ガラス粉末:50〜65重量%(好ましくは60重
量%)と、アルミナ粉末:50〜35重量%(好ましく
は40重量%)とを混合して低温焼成セラミック粉末を
作製し、この低温焼成セラミック粉末に溶剤(例えばト
ルエン、キシレン)、バインダー(例えばアクリル樹
脂)及び可塑剤(例えばDOA)を加え、十分に混練し
てスラリーを作製し、通常のドクターブレード法を用い
てグリーンシートを作製する。
【0009】このグリーンシートを所定寸法に切断し
て、その所定位置にビアホール(図示せず)を打ち抜い
て、各層のグリーンシート11〜13を形成する。そし
て、各層のグリーンシート11〜13のビアホールに、
Ag、Ag/Pd、Ag/Pt等のAg系導体ペースト
を充填し、表層のグリーンシート11には、同じ組成の
Ag系導体ペーストを用いて1層目の表層導体層14
[図1(a)参照]をスクリーン印刷し、内層のグリー
ンシート12,13には、同じ組成のAg系導体ペース
トを用いて内層導体層(図示せず)をスクリーン印刷す
る。尚、Ag系導体ペーストに代えて、Cu、Au等、
他の低融点金属ペーストを用いても良い。
【0010】印刷工程終了後、図1(b)に示すよう
に、各層のグリーンシート11〜13を積層し、これを
例えば80〜150℃(好ましくは100℃)、50〜
250kg/cm2 (好ましくは100kg/cm2
の条件で熱圧着して一体化する。この際、表層のグリー
ンシート11の表面に印刷された1層目の表層導体層1
4は、プレス圧力によりグリーンシート11の内部に押
し込まれ、グリーンシート11の表面と1層目の表層導
体層14の表面とがほぼ同一面になる。
【0011】そして、この積層体を800〜1000℃
(好ましくは900℃)で、20分ホールドの条件で、
グリーンシート11〜13と各層の導体層とを同時焼成
する。この際、各層の導体層としてCuを用いた場合に
は、酸化防止のために還元雰囲気中で焼成する必要があ
るが、Ag、Ag/Pd、Ag/Pt、Auを用いた場
合には、酸化雰囲気(空気)中で焼成することが可能で
ある。
【0012】基板焼成後、図1(c)に示すように、基
板表面の1層目の表層導体層14上に、2層目の表層導
体層15を重ねてスクリーン印刷する。この場合、1層
目と2層目の表層導体層14,15は、同じ組成の導体
ペーストを用いる。印刷後、800〜1000℃(好ま
しくは900℃)で、10分ホールドの条件で、2層目
の表層導体層15を焼成する。これにより、基板表面に
2層の表層導体層14,15が重ねて形成されたセラミ
ック多層基板の製造が完了する。
【0013】
【実施例】本発明者は、上記実施形態のように表層導体
層を2層構造とした場合の効果を評価するために、2層
構造の表層導体層(実施例)と1層構造の表層導体層
(比較例1〜3)とを比較する試験を行ったので、その
試験結果を次の表1に示す。
【0014】
【表1】
【0015】この表1において、実施例は、上記実施形
態で説明した製造方法により表層導体層を2層構造とし
たものであり、1層目の表層導体層の厚みが9μm、2
層目の表層導体層の厚みが11μmである。この実施例
では、導通抵抗が3.4mΩ/□と小さく、低抵抗化の
要求が満たされる。また、印刷ダレ・ニジミが16μ
m、セラミック基板の反り・うねりが24μm/10m
mであり、いずれも良好な結果が得られた。ここで、印
刷ダレ・ニジミが少ない理由は、表層導体層の印刷を2
回に分けて行うため、特に厚く印刷する必要がないから
である。また、セラミック基板の反り・うねりが少ない
理由は、セラミック基板と同時焼成する際の表層導体層
は1層分であるため、これを厚く印刷して同時焼成する
場合(後述する比較例2に相当)と比較して、同時焼成
時に表層導体層から基板表面に働く引張り応力が小さく
なるためである。
【0016】これに対し、比較例1は、従来例に相当
し、2層目の表層導体層が無い例である。この場合、表
層導体層が薄く、導通断面積が小さため、導通抵抗が
7.2mΩ/□と大きい。尚、表層導体層の印刷を1回
しか行わないため、印刷ダレ・ニジミは実施例よりも小
さい。
【0017】また、比較例2は、1回の印刷工程で17
μmの厚い表層導体層を印刷し、これをセラミック基板
と同時焼成したものであり、2層目の表層導体層が無
い。この場合には、導通抵抗が3.6mΩ/□と小さく
なるが、同時焼成時に厚い表層導体層から基板表面に働
く引張り応力が大きくなるため、セラミック基板の反り
・うねりが55μm/10mmとなり、実施例よりもか
なり大きい。
【0018】また、比較例3は、表層導体層の印刷され
ていない基板を焼成した後に、その基板表面に21μm
の厚い表層導体層を印刷して焼成したものである。この
場合にも、導通抵抗が3.2mΩ/□と小さくなるが、
焼成後の基板表面に表層導体層を厚く印刷すると、印刷
ダレ・ニジミが43μmと大きくなり、ファインパター
ン化が困難である。この比較例3では、基板焼成時に表
層導体層から基板表面への引張り応力が働かないため、
セラミック基板の反り・うねりが17μm/10mmと
かなり小さくなる。
【0019】尚、上記実施形態では、1層目の表層導体
層14と2層目の表層導体層15とを同じ組成の導体ペ
ーストで形成するようにしたが、1層目と2層目とを異
なる組成の導体ペーストで形成するようにしても良い。
【0020】また、セラミック基板を焼成する際に、セ
ラミック基板を加圧しながら焼成するようにしても良
い。このようにすれば、セラミック基板や表層導体層の
焼成収縮量を少なくすることができる。
【0021】また、上記実施形態では、低温焼成セラミ
ック材料としてCaO−Al2 3−SiO2 −B2
3 系ガラス粉末とアルミナ粉末との混合物を用いている
が、これに代えて、MgO−Al2 3 −SiO2 −B
2 3 系ガラス粉末とアルミナ粉末との混合物や、その
他の組成の低温焼成セラミック材料を用いても良い。
【0022】その他、本発明は、低温焼成セラミック基
板に限定されず、アルミナ基板等、他のセラミック基板
に適用可能である。
【0023】
【発明の効果】以上の説明から明らかなように、本発明
のセラミック基板及びその製造方法によれば、表層導体
層を2層構造としたので、ファインパターン化を確保し
ながら表層導体層の導通断面積を大きくできて、表層導
体層を低抵抗化でき、しかも、1層目の表層導体層のみ
をセラミック基板と同時焼成することで、セラミック基
板の反りやうねりを少なくすることができると共に、表
層導体層の印刷ダレやニジミも少なくすることができ、
品質を向上できる。
【図面の簡単な説明】
【図1】本発明の一実施形態における製造工程を説明す
る工程図
【符号の説明】
11〜13…グリーンシート、14…1層目の表層導体
層、15…2層目の表層導体層。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 基板表面に2層の表層導体層が重ねて形
    成されていることを特徴とするセラミック基板。
  2. 【請求項2】 セラミックのグリーンシートの表面に1
    層目の表層導体層を印刷し、該グリーンシートを内層導
    体層が印刷された他のグリーンシートと積層し、同時焼
    成することによって、基板表面に1層目の表層導体層を
    形成し、この1層目の表層導体層上に2層目の表層導体
    層を重ねて印刷して焼成することによって、基板表面に
    2層の表層導体層を重ねて形成することを特徴とするセ
    ラミック基板の製造方法。
JP8258107A 1996-09-30 1996-09-30 セラミック基板及びその製造方法 Pending JPH10107440A (ja)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194053B1 (en) * 1998-02-26 2001-02-27 International Business Machines Corporation Apparatus and method fabricating buried and flat metal features
US6981880B1 (en) * 2004-06-22 2006-01-03 International Business Machines Corporation Non-oriented wire in elastomer electrical contact
US7677810B2 (en) * 2005-01-21 2010-03-16 Ntn Corporation Bearing washer for thrust bearing and thrust bearing
WO2007026547A1 (ja) * 2005-08-29 2007-03-08 Hitachi Metals, Ltd. 回路基板及びこれを用いた半導体モジュール、回路基板の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4324815A (en) * 1978-01-24 1982-04-13 Mitani Electronics Industry Corp. Screen-printing mask and method
US4703392A (en) * 1982-07-06 1987-10-27 General Electric Company Microstrip line and method for fabrication
US5171642A (en) * 1989-04-17 1992-12-15 International Business Machines Corporation Multilayered intermetallic connection for semiconductor devices
JPH04354177A (ja) * 1991-05-31 1992-12-08 Fujitsu Ltd 印刷配線方法
US5167913A (en) * 1991-12-23 1992-12-01 International Business Machines Corporation Method of forming an adherent layer of metallurgy on a ceramic substrate
US5250394A (en) * 1992-01-21 1993-10-05 Industrial Technology Research Institute Metallization method for microwave circuit
JP2695352B2 (ja) * 1992-07-27 1997-12-24 株式会社日立製作所 多層セラミック基板の製造装置
KR0179404B1 (ko) * 1993-02-02 1999-05-15 모리시타 요이찌 세라믹기판과 그 제조방법
JP3671457B2 (ja) * 1995-06-07 2005-07-13 株式会社デンソー 多層基板

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US6103354A (en) 2000-08-15
DE19743013A1 (de) 1998-04-02

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