JPH037971B2 - - Google Patents
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- JPH037971B2 JPH037971B2 JP59265756A JP26575684A JPH037971B2 JP H037971 B2 JPH037971 B2 JP H037971B2 JP 59265756 A JP59265756 A JP 59265756A JP 26575684 A JP26575684 A JP 26575684A JP H037971 B2 JPH037971 B2 JP H037971B2
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- Japan
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- data
- register
- data memory
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- memory
- Prior art date
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- 241000023308 Acca Species 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 101100000438 Mus musculus Acacb gene Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デイジタルシグナルプロセツサ
（Digital Signal Processor、以下DSPと記す）
の演算装置に関するものである。
（Digital Signal Processor、以下DSPと記す）
の演算装置に関するものである。
従来の技術
従来のDSPの演算装置としては、例えば
μPD7720シグナルプロセツサユーザーズマニユア
ル（日本電気（株）発行）に示されている。
μPD7720シグナルプロセツサユーザーズマニユア
ル（日本電気（株）発行）に示されている。
第２図はこの従来例のDSPの演算装置のブロ
ツク図を示すものであり、１，２はデータを一時
記憶するアキユムレータＡ、アキユムレータＢ
（以下AccA，AccBと記す）であり、３は２つの
入力Ｐ，ＱをもつALU、４はALU３のＰ入力を
セレクトするマルチプレクサ、５はAccA１、あ
るいはAccB２の出力をシフトするシフタ、６は
データメモリ、７は乗算器、８は内部バスであ
る。
ツク図を示すものであり、１，２はデータを一時
記憶するアキユムレータＡ、アキユムレータＢ
（以下AccA，AccBと記す）であり、３は２つの
入力Ｐ，ＱをもつALU、４はALU３のＰ入力を
セレクトするマルチプレクサ、５はAccA１、あ
るいはAccB２の出力をシフトするシフタ、６は
データメモリ、７は乗算器、８は内部バスであ
る。
以上のように構成されたDSPの演算装置にお
いてALU３で演算を行う場合、ALU３のＱ入力
はAccA１あるいはAccB２の値が与えられ、Ｐ
入力はマルチプレクサ４の出力で与えられる。そ
して演算結果はALU３のＱ入力に選んだアキユ
ムレータと同じアキユムレータに格納される。ま
た、DSPにおいてはDSP全体として高速に処理
を行う必要があるため、ALU３による演算と並
行してデータの転送も行えるように設計されてい
る。例えば、第２図に示した演算装置では （AccA←（AccA）op（データメモリ） AccB←（AccA） ただし、（ ）は（ ）内で示されるブロツク
の出力を、opはALU３による演算を、←は←の
右側のブロツクの出力を←の左側のブロツクに格
納することを示す。
いてALU３で演算を行う場合、ALU３のＱ入力
はAccA１あるいはAccB２の値が与えられ、Ｐ
入力はマルチプレクサ４の出力で与えられる。そ
して演算結果はALU３のＱ入力に選んだアキユ
ムレータと同じアキユムレータに格納される。ま
た、DSPにおいてはDSP全体として高速に処理
を行う必要があるため、ALU３による演算と並
行してデータの転送も行えるように設計されてい
る。例えば、第２図に示した演算装置では （AccA←（AccA）op（データメモリ） AccB←（AccA） ただし、（ ）は（ ）内で示されるブロツク
の出力を、opはALU３による演算を、←は←の
右側のブロツクの出力を←の左側のブロツクに格
納することを示す。
という動作を実行することができる。これは
ALU３のＱ入力をAccA１とし、ALU３のＰ入
力をマルチプレクサ４でデータメモリ６として演
算を行い、その演算結果をAccA１を格納する前
に、AccA１の内容をAccB２に格納するもので
ある。
ALU３のＱ入力をAccA１とし、ALU３のＰ入
力をマルチプレクサ４でデータメモリ６として演
算を行い、その演算結果をAccA１を格納する前
に、AccA１の内容をAccB２に格納するもので
ある。
発明が解決しようとする問題点
しかしながら上記のような構成では、
（AccA←（AccA）op（AccB）
データメモリ←（AccA）
という動作は行えない、何故ならデータメモリ６
にデータを転送するためには内部バス８を使用す
る必要があるが内部バス８はAccB２の出力をマ
ルチプレクサ４経由でALU３のＰ入力に与える
ために使用されているからである。そこでこれを
実行するには演算と転送をそれぞれ単独に実行す
ることになり結果的に２倍の実行時間を必要とす
る。一方、一般にDSPのデータメモリは１マシ
ンサイクルで１回のリードあるいはライトしか行
えないのが普通であり、従つて各マシンサイクル
でデータメモリをアクセルできることがDSP全
体の処理速度を上げるのに重要なポイントとな
る。従つて上記の様な状態が発生することは
DSPの処理速度を上げることを妨げる。
にデータを転送するためには内部バス８を使用す
る必要があるが内部バス８はAccB２の出力をマ
ルチプレクサ４経由でALU３のＰ入力に与える
ために使用されているからである。そこでこれを
実行するには演算と転送をそれぞれ単独に実行す
ることになり結果的に２倍の実行時間を必要とす
る。一方、一般にDSPのデータメモリは１マシ
ンサイクルで１回のリードあるいはライトしか行
えないのが普通であり、従つて各マシンサイクル
でデータメモリをアクセルできることがDSP全
体の処理速度を上げるのに重要なポイントとな
る。従つて上記の様な状態が発生することは
DSPの処理速度を上げることを妨げる。
本発明は上記の点に鑑み、上記の様な場合でも
演算と並行したデータメモリへのデータ転送がで
きるデータ転送効率のよいDSPの演算装置を提
供することを目的とする。
演算と並行したデータメモリへのデータ転送がで
きるデータ転送効率のよいDSPの演算装置を提
供することを目的とする。
問題点を解決するための手段
本発明は、２ポート型式のレジスタフアイル
と、前記レジスタフアイルの出力が接続される第
１及び第２のデータバスと、前記第１及び第２の
データバス上の値を演算入力としその結果を前記
レジスタフアイルに出力する演算回路と、前記第
１及び第２のデータバスの何れかを前記レジスタ
フアイルに出力する第１のセレクタとデータを記
憶するデータメモリと、前記データメモリと前記
第１及び第２のバスの何れかを接続する第２のセ
レクタとを備えた演算装置である。
と、前記レジスタフアイルの出力が接続される第
１及び第２のデータバスと、前記第１及び第２の
データバス上の値を演算入力としその結果を前記
レジスタフアイルに出力する演算回路と、前記第
１及び第２のデータバスの何れかを前記レジスタ
フアイルに出力する第１のセレクタとデータを記
憶するデータメモリと、前記データメモリと前記
第１及び第２のバスの何れかを接続する第２のセ
レクタとを備えた演算装置である。
作 用
本発明は前記した構成により前記第１及び第２
の何れのデータバス上のデータのデータメモリあ
るいはレジスタフアイルへの取込み、あるいは、
前記データメモリあるいは前記レジスタフアイル
の前記第１及び第２の何れのデータバスへの出力
と、前記第１及び第２のデータバス上のデータを
用いた演算とを同時に行うことを可能にする。
の何れのデータバス上のデータのデータメモリあ
るいはレジスタフアイルへの取込み、あるいは、
前記データメモリあるいは前記レジスタフアイル
の前記第１及び第２の何れのデータバスへの出力
と、前記第１及び第２のデータバス上のデータを
用いた演算とを同時に行うことを可能にする。
実施例
第１図は本発明の一実施例における演算装置の
ブロツク図を示すものである。第１図において１
０は２つの入力端子IA，IBと２つの出力端子
OA，OBを持つ２ポート型式のレジスタフアイ
ルでありレジスタＡ１１，レジスタＢ１２から構
成される。１３はデータバスＡ、１４はデータバ
スＢ、１５はデータバスＡ１３、データバスＢ１
４上のデータ間で演算を行いその結果をレジスタ
フアイル１０の入力端子IAに出力する演算回路、
１６はデータバスＡ１３、データバスＢ１４の何
れかをレジスタフアイル１０の入力端IBに接続
するセレクタ、１７はデータを記憶するデータメ
モリ、１８はデータメモリにアドレスを与えるデ
ータポインタ、１９はデータメモリ１７をデータ
バスＡ１３、データバスＢ１４の何れかに接続す
るセレクタである。
ブロツク図を示すものである。第１図において１
０は２つの入力端子IA，IBと２つの出力端子
OA，OBを持つ２ポート型式のレジスタフアイ
ルでありレジスタＡ１１，レジスタＢ１２から構
成される。１３はデータバスＡ、１４はデータバ
スＢ、１５はデータバスＡ１３、データバスＢ１
４上のデータ間で演算を行いその結果をレジスタ
フアイル１０の入力端子IAに出力する演算回路、
１６はデータバスＡ１３、データバスＢ１４の何
れかをレジスタフアイル１０の入力端IBに接続
するセレクタ、１７はデータを記憶するデータメ
モリ、１８はデータメモリにアドレスを与えるデ
ータポインタ、１９はデータメモリ１７をデータ
バスＡ１３、データバスＢ１４の何れかに接続す
るセレクタである。
以上のように構成された本実施例の演算装置に
ついて以下その動作を場合に分けて説明する。
ついて以下その動作を場合に分けて説明する。
(a) （レジスタＡ←（レジスタＡ）op（データメ
モリ） レジスタＢ←（レジスタＡ） データバスＡ１３にはレジスタＡ１１の内容
が出力され、データバスＢ１４にはデータポイ
ンタ１８で示されるアドレスのデータメモリ１
７の内容がセレクタ１９を経由して出力され演
算回路１５での演算結果はレジスタＡ１１に格
納される。またデータバスＡ１３上のデータは
セレクタ１６を経由してレジスタＢ１２に格納
される。すなわちレジスタＡ１１の内容がレジ
スタＢ１２にコピーされる。
モリ） レジスタＢ←（レジスタＡ） データバスＡ１３にはレジスタＡ１１の内容
が出力され、データバスＢ１４にはデータポイ
ンタ１８で示されるアドレスのデータメモリ１
７の内容がセレクタ１９を経由して出力され演
算回路１５での演算結果はレジスタＡ１１に格
納される。またデータバスＡ１３上のデータは
セレクタ１６を経由してレジスタＢ１２に格納
される。すなわちレジスタＡ１１の内容がレジ
スタＢ１２にコピーされる。
(b) （レジスタＡ←（レジスタＡ）op（レジスタ
Ｂ） データメモリ←（レジスタＡ） データバスＡ１３にはレジスタＡ１１の内容
が、データバスＢ１４にはレジスタＢ１２の内
容がそれぞれ出力され演算回路１５で演算され
てレジスタＡ１１に格納される。またデータバ
スＡ１３上のデータはセレクタ１９を経由して
データポインタ１８で示されるアドレスのデー
タメモリ１７に格納される。すなわちレジスタ
Ａ１１の内容がデータメモリ１７に転送され
る。
Ｂ） データメモリ←（レジスタＡ） データバスＡ１３にはレジスタＡ１１の内容
が、データバスＢ１４にはレジスタＢ１２の内
容がそれぞれ出力され演算回路１５で演算され
てレジスタＡ１１に格納される。またデータバ
スＡ１３上のデータはセレクタ１９を経由して
データポインタ１８で示されるアドレスのデー
タメモリ１７に格納される。すなわちレジスタ
Ａ１１の内容がデータメモリ１７に転送され
る。
(c) （レジスタＡ←（レジスタＡ）op（データメ
モリ） レジスタＢ←（データメモリ） データバスＡ１３にはレジスタＡ１１の内容
が、データバスＢ１４にはデータポインタ１８
で示されるアドレスのデータメモリ１７の内容
がセレクタ１９を経由してそれぞれ出力され、
演算回路１５で演算され、レジスタＡ１１に格
納される。またデータバスＢ１４上のデータは
セレクタ１６を経由してレジスタＢ１２に格納
される。すなわちデータメモリ１７の内容がレ
ジスタＢ１２に転送される。
モリ） レジスタＢ←（データメモリ） データバスＡ１３にはレジスタＡ１１の内容
が、データバスＢ１４にはデータポインタ１８
で示されるアドレスのデータメモリ１７の内容
がセレクタ１９を経由してそれぞれ出力され、
演算回路１５で演算され、レジスタＡ１１に格
納される。またデータバスＢ１４上のデータは
セレクタ１６を経由してレジスタＢ１２に格納
される。すなわちデータメモリ１７の内容がレ
ジスタＢ１２に転送される。
(d) （レジスタＡ←（レジスタＡ）op（レジスタ
Ｂ） データメモリ←（レジスタＢ） データバスＡ１３にはレジスタＡ１１の内容
が、データバスＢ１４にはレジスタＢ１２の内
容がそれぞれ出力され演算回路１５で演算され
てレジスタＡ１１に格納される。またデータバ
スＢ１４上のデータはセレクタ１９を経由して
データポインタ１８で示されるアドレスのデー
タメモリ１７に格納される。すなわち、レジス
タＢ１２の内容がデータメモリ１７に転送され
る。
Ｂ） データメモリ←（レジスタＢ） データバスＡ１３にはレジスタＡ１１の内容
が、データバスＢ１４にはレジスタＢ１２の内
容がそれぞれ出力され演算回路１５で演算され
てレジスタＡ１１に格納される。またデータバ
スＢ１４上のデータはセレクタ１９を経由して
データポインタ１８で示されるアドレスのデー
タメモリ１７に格納される。すなわち、レジス
タＢ１２の内容がデータメモリ１７に転送され
る。
以上の説明で用いたレジスタＡ１１とレジスタ
Ｂ１２は、その立場を逆にしても動作の本質は変
わらないことは明らかである。
Ｂ１２は、その立場を逆にしても動作の本質は変
わらないことは明らかである。
以上のように本実施例によれば、レジスタフア
イル１０を２ポート型式にし、またセレクタ１
６，１９を設けることにより、レジスタフアイル
１０とデータメモリ１７を用いて演算回路１５で
演算を行う総ての場合でデータメモリ１７をアク
セスすることができ、演算に必要なデータのデー
タメモリ１７からの取出し、あるいは、演算のた
めにレジスタフアイル１０から取出したデータの
データメモリ１７への直接転送が実現できる。
イル１０を２ポート型式にし、またセレクタ１
６，１９を設けることにより、レジスタフアイル
１０とデータメモリ１７を用いて演算回路１５で
演算を行う総ての場合でデータメモリ１７をアク
セスすることができ、演算に必要なデータのデー
タメモリ１７からの取出し、あるいは、演算のた
めにレジスタフアイル１０から取出したデータの
データメモリ１７への直接転送が実現できる。
発明の効果
以上説明したように、本発明によれば、データ
メモリ及びレジスタフアイルを用いて行う演算の
総ての場合でデータメモリをアクセスすることが
でき、データメモリの使用効率を向上させること
ができる。すなわち、従来のようにレジスタ間の
演算と、演算に先立つレジスタの内容のデータメ
モリへの転送をそれぞれ単独に行う必要はなくな
り、本発明の演算装置を用いたDSPは、DSP全
体としての処理速度を向上させることができその
実用的効果は大きい。
メモリ及びレジスタフアイルを用いて行う演算の
総ての場合でデータメモリをアクセスすることが
でき、データメモリの使用効率を向上させること
ができる。すなわち、従来のようにレジスタ間の
演算と、演算に先立つレジスタの内容のデータメ
モリへの転送をそれぞれ単独に行う必要はなくな
り、本発明の演算装置を用いたDSPは、DSP全
体としての処理速度を向上させることができその
実用的効果は大きい。
第１図は本発明の一実施例の演算装置のブロツ
ク図、第２図は従来の演算装置のブロツク図であ
る。 １０……レジスタフアイル、１３……データバ
スＡ、１４……データバスＢ、１５……演算回
路、１６，１９……セレクタ、１７……データメ
モリ。
ク図、第２図は従来の演算装置のブロツク図であ
る。 １０……レジスタフアイル、１３……データバ
スＡ、１４……データバスＢ、１５……演算回
路、１６，１９……セレクタ、１７……データメ
モリ。
Claims (1)
- １ データを一時記憶し第１及び第２の出力端子
及び第１及び第２の入力端子をもつ２ポート型式
のレジスタフアイルと、前記レジスタフアイルの
第１及び第２の出力端子がそれぞれ接続される第
１及び第２のデータバスと、前記第１及び第２の
データバスを入力として演算を行い、その演算結
果を前記第１のデータバスにデータを出力した前
記レジスタフアイル内のレジスタへ前記レジスタ
フアイルの第１の入力端子を通して出力する演算
回路と、前記第１及び第２のデータバスの何れか
を前記レジスタフアイルの第２の入力端子に接続
する第１のセレクタと、データを記憶するデータ
メモリと、前記データメモリにアドレスを与える
データポインタと、前記データメモリと前記第１
及び第２のバスの何れかを接続する第２のセレク
タとを備えたことを特徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265756A JPS61143838A (ja) | 1984-12-17 | 1984-12-17 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59265756A JPS61143838A (ja) | 1984-12-17 | 1984-12-17 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61143838A JPS61143838A (ja) | 1986-07-01 |
| JPH037971B2 true JPH037971B2 (ja) | 1991-02-04 |
Family
ID=17421570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59265756A Granted JPS61143838A (ja) | 1984-12-17 | 1984-12-17 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61143838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012029333A1 (ja) | 2010-08-31 | 2012-03-08 | Akiyama Nobuyuki | シリコン薄膜の製造方法、シリコン薄膜太陽電池の製造方法、シリコン薄膜、シリコン薄膜太陽電池 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473805A1 (en) * | 1990-09-03 | 1992-03-11 | International Business Machines Corporation | Computer system with improved performance |
-
1984
- 1984-12-17 JP JP59265756A patent/JPS61143838A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012029333A1 (ja) | 2010-08-31 | 2012-03-08 | Akiyama Nobuyuki | シリコン薄膜の製造方法、シリコン薄膜太陽電池の製造方法、シリコン薄膜、シリコン薄膜太陽電池 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61143838A (ja) | 1986-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |