JPH01119861A - ディジタル信号処理用ｌｓｉ - Google Patents
ディジタル信号処理用ｌｓｉInfo
- Publication number
- JPH01119861A JPH01119861A JP27883487A JP27883487A JPH01119861A JP H01119861 A JPH01119861 A JP H01119861A JP 27883487 A JP27883487 A JP 27883487A JP 27883487 A JP27883487 A JP 27883487A JP H01119861 A JPH01119861 A JP H01119861A
- Authority
- JP
- Japan
- Prior art keywords
- sum
- adder
- memory
- data
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 description 12
- 238000007792 addition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業」二の利用分野〉
この発明は、積和演算処理とその他の演算処理を並行し
て行うことができるディジタル信号処理用Ｌ Ｓ Ｉ
（大規模集積回路）に関する。
て行うことができるディジタル信号処理用Ｌ Ｓ Ｉ
（大規模集積回路）に関する。
〈従来の技術〉
従来、積和演算処理とその他の演算処理を行うディジタ
ル信号処理（以下ＤＳＰと呼ぶ）用ｒ、ｓｒとしては、
第２図に示すＤＳＰアーキテクチャに基づいて上記処理
を行うようにしたものがある。
ル信号処理（以下ＤＳＰと呼ぶ）用ｒ、ｓｒとしては、
第２図に示すＤＳＰアーキテクチャに基づいて上記処理
を行うようにしたものがある。
このＤＳＰ用ＬＳＩは、アドレスレジスタであるＡＲ（
Ａ）３１およびＡＲ（Ｂ）３２によって指定されたアド
レスにデータバスから入力されたデータを、それぞれメ
モリ（Ａ）３３およびメモリ（Ｂ）３４に蓄えるように
している。
Ａ）３１およびＡＲ（Ｂ）３２によって指定されたアド
レスにデータバスから入力されたデータを、それぞれメ
モリ（Ａ）３３およびメモリ（Ｂ）３４に蓄えるように
している。
そして、積和演算を行う場合は、上記メモリ（Ａ）３３
およびメモリ（Ｂ）３４に蓄えたデータをそれぞれマル
チプレクサ（ＭＵＸ）３５．３６を介してアクセスし、
乗算器３７で乗算する。次に、この乗算結果を演算論理
装置（ＡＬＵ）３９てもとのアキュムレータ（ＡＣＣ）
４０の値と加算して、この加算結果を上記ＡＣＣ４０に
蓄える。
およびメモリ（Ｂ）３４に蓄えたデータをそれぞれマル
チプレクサ（ＭＵＸ）３５．３６を介してアクセスし、
乗算器３７で乗算する。次に、この乗算結果を演算論理
装置（ＡＬＵ）３９てもとのアキュムレータ（ＡＣＣ）
４０の値と加算して、この加算結果を上記ＡＣＣ４０に
蓄える。
一方、積和演算以外の演算処理を行う場合は、」二記メ
モリ（Ａ）３３やメモリ（Ｂ）３４ｉこ貯えノ二デ−タ
をＭＵＸ３８を介してアクセスし、Ａ Ｌ Ｕ ３９で
演算処理する。
モリ（Ａ）３３やメモリ（Ｂ）３４ｉこ貯えノ二デ−タ
をＭＵＸ３８を介してアクセスし、Ａ Ｌ Ｕ ３９で
演算処理する。
〈発明が解決しようとする問題点〉
ところで、ディジタル信号処理においては、フィルタ演
算の様に積和演算が非常に多く現れるが、」二記従来の
ＤＳＰ用Ｌｌでは、積和演算処理の場合にＡＬＵ３９お
よびメモリ（Ａ）とメモリ（Ｂ）が占有されるため積和
演算以外の演算処理がほとんど実行できず、積和演算処
理のために多くの時間が費やされ、その他の演算処理に
必要な時間が不足するという問題があった。
算の様に積和演算が非常に多く現れるが、」二記従来の
ＤＳＰ用Ｌｌでは、積和演算処理の場合にＡＬＵ３９お
よびメモリ（Ａ）とメモリ（Ｂ）が占有されるため積和
演算以外の演算処理がほとんど実行できず、積和演算処
理のために多くの時間が費やされ、その他の演算処理に
必要な時間が不足するという問題があった。
そこで、この発明の目的は、積和演算処理とその他の演
算処理を並行して行うことにより、演算処理時間を少な
くすることができるＤＳＰ用Ｌ ＳＩを提供することに
ある。
算処理を並行して行うことにより、演算処理時間を少な
くすることができるＤＳＰ用Ｌ ＳＩを提供することに
ある。
〈問題点を解決するための手段〉
」二記目的を達成するため、この発明は、積和演算処理
とその他の演算処理を行うデインクル信号処理用ＬＳＩ
において、マルチプレクサを介してメモリにアクセスす
る演算論理装置と、上記演算論理装置と独立にマルチプ
レクサを介してメモリにアクセスさせられる乗算器と、
」二足乗算器から入力される積を加算する加算器と、」
−２加算器から入力される積和を蓄えるアキュムレータ
と、−に記加算器が加算した回数をカウントするカウン
タとを備え、積和演算処理とその他の演算処理を独立し
て行うようにしたことを特徴としている。
とその他の演算処理を行うデインクル信号処理用ＬＳＩ
において、マルチプレクサを介してメモリにアクセスす
る演算論理装置と、上記演算論理装置と独立にマルチプ
レクサを介してメモリにアクセスさせられる乗算器と、
」二足乗算器から入力される積を加算する加算器と、」
−２加算器から入力される積和を蓄えるアキュムレータ
と、−に記加算器が加算した回数をカウントするカウン
タとを備え、積和演算処理とその他の演算処理を独立し
て行うようにしたことを特徴としている。
〈作用〉
乗算器がＭＵＸを介してメモリにアクセスさせられ、」
二足乗算器から入力された積を加算器が加算し、上記加
算器から入力された積和をアキュムレータが蓄える。そ
して、」−２加算器が加算した回数をカウントするカウ
ンタが所定回数カウ、ントした時に」二記積和演算を終
了する。一方、」二足乗算器と独立にＡ Ｌ ＵがＭＵ
Ｘを介してメモリにアクセスし、」二記積和演算と独立
してその他の演算処理を行う。従って、積和演算処理と
その他の演算処理を並行して行うことができ、演算処理
時間が短くなる。
二足乗算器から入力された積を加算器が加算し、上記加
算器から入力された積和をアキュムレータが蓄える。そ
して、」−２加算器が加算した回数をカウントするカウ
ンタが所定回数カウ、ントした時に」二記積和演算を終
了する。一方、」二足乗算器と独立にＡ Ｌ ＵがＭＵ
Ｘを介してメモリにアクセスし、」二記積和演算と独立
してその他の演算処理を行う。従って、積和演算処理と
その他の演算処理を並行して行うことができ、演算処理
時間が短くなる。
〈実施例〉
以下、この発明を図示の実施例により詳細に説明する。
第１図において、１〜４はそれぞれアドレスレジスタで
あるＡＲ（Ａ）、ＡＲ（Ｂ）、ＡＲ（Ｃ）、ＡＲ（Ｄ）
、５〜８はそれぞれ」−２ＡＲ（Ａ）］ 、ＡＲ（Ｂ）
２．ＡＲ（Ｃ）３．ＡＲ（Ｄ）４によって指定されたア
ドレスにデータバスから入力されたデータを蓄えるメモ
リ（Ａ）、メモリ（Ｂ）、メモリ（Ｃ）、メモリ（Ｄ）
である。また、ＩＯは乗算器、１１は上記乗算器１０か
ら入力された積を加算する加算器、１２は上記加算器か
ら入力された積和を蓄えるＡＣＣ１１３は」−２加算器
１１が加算した回数をカウントするカウンタである。ま
た、Ｉ５は積和演算以外の演算処理を行うＡＬＵ、１６
は」−２Ａ Ｌ Ｕにお（）る演算結果をデータバス１
７に出力するためのレジスタであるＡ Ｉ、 Ｕ Ｒで
ある。
あるＡＲ（Ａ）、ＡＲ（Ｂ）、ＡＲ（Ｃ）、ＡＲ（Ｄ）
、５〜８はそれぞれ」−２ＡＲ（Ａ）］ 、ＡＲ（Ｂ）
２．ＡＲ（Ｃ）３．ＡＲ（Ｄ）４によって指定されたア
ドレスにデータバスから入力されたデータを蓄えるメモ
リ（Ａ）、メモリ（Ｂ）、メモリ（Ｃ）、メモリ（Ｄ）
である。また、ＩＯは乗算器、１１は上記乗算器１０か
ら入力された積を加算する加算器、１２は上記加算器か
ら入力された積和を蓄えるＡＣＣ１１３は」−２加算器
１１が加算した回数をカウントするカウンタである。ま
た、Ｉ５は積和演算以外の演算処理を行うＡＬＵ、１６
は」−２Ａ Ｌ Ｕにお（）る演算結果をデータバス１
７に出力するためのレジスタであるＡ Ｉ、 Ｕ Ｒで
ある。
」−２乗算器１０には、」二記メモリ（Ａ）５．メモリ
（Ｂ）６．メモリ（Ｃ）７．メモリ（Ｄ）８に蓄えられ
たデータやデータバス１７に出力された上記ＡＬＵＩ５
の演算結果がＭＵＸ２＋とＭＵＸ２２を介して入力され
る。上記ＭＵＸ２］とＭＵＸ２２の出力は乗算器１０で
乗算され、この乗算結果は加算器ＩＩによって加算器１
１のもとの出力と加算される。一方、カウンタ１３には
実行すべき積和演算の回数がセットされる。そして、上
記加算器１１による積和演算が１回行われる毎にカウン
タ１３がデクリメントされ、上記セットされた回数の積
和演算が終了すると、その結果がＡＣＣＩ２に蓄えられ
、演算処理が停止される。」−２ＡＣＣ＋２に蓄えられ
た演算結果は必要な時にデータバスＩ７を通して他に転
送される。
（Ｂ）６．メモリ（Ｃ）７．メモリ（Ｄ）８に蓄えられ
たデータやデータバス１７に出力された上記ＡＬＵＩ５
の演算結果がＭＵＸ２＋とＭＵＸ２２を介して入力され
る。上記ＭＵＸ２］とＭＵＸ２２の出力は乗算器１０で
乗算され、この乗算結果は加算器ＩＩによって加算器１
１のもとの出力と加算される。一方、カウンタ１３には
実行すべき積和演算の回数がセットされる。そして、上
記加算器１１による積和演算が１回行われる毎にカウン
タ１３がデクリメントされ、上記セットされた回数の積
和演算が終了すると、その結果がＡＣＣＩ２に蓄えられ
、演算処理が停止される。」−２ＡＣＣ＋２に蓄えられ
た演算結果は必要な時にデータバスＩ７を通して他に転
送される。
また、上記ＡＬＵＩ５には、」二記メモリ（Ａ）５゜メ
モリ（Ｂ）６．メモリ（Ｃ）７．メモリ（Ｄ）８に蓄え
られたデータがＭＵＸ２３．２４，２５．２６を介して
人力されたり、データバス１７に出力されたＡＬＵ＋５
の演算結果やＡＣＣ＋２のデータあるいは乗算器１０の
出力データがＭＵＸ２５．２６を介して入力される。
モリ（Ｂ）６．メモリ（Ｃ）７．メモリ（Ｄ）８に蓄え
られたデータがＭＵＸ２３．２４，２５．２６を介して
人力されたり、データバス１７に出力されたＡＬＵ＋５
の演算結果やＡＣＣ＋２のデータあるいは乗算器１０の
出力データがＭＵＸ２５．２６を介して入力される。
従って、」二３己メモリ（Ａ）５．メモリ（Ｂ）６．メ
モリ（Ｃ）７．メモリ（Ｄ）８のいずれか２つのメモリ
に蓄えられたデータがＭＵＸ２ ＋、ＭＵＸ２２から乗
算器１０、加算器１１、ＡＣＣＩ２に流れて積和演算が
行われる一方、残りの２つのメモリに蓄えられたデータ
やデータバス１７に出力されたデータがＡＬＵＩ５によ
って上記積和演算と並行に処理されることができる。
モリ（Ｃ）７．メモリ（Ｄ）８のいずれか２つのメモリ
に蓄えられたデータがＭＵＸ２ ＋、ＭＵＸ２２から乗
算器１０、加算器１１、ＡＣＣＩ２に流れて積和演算が
行われる一方、残りの２つのメモリに蓄えられたデータ
やデータバス１７に出力されたデータがＡＬＵＩ５によ
って上記積和演算と並行に処理されることができる。
このように、積和演算処理とその他の演算処理を並行し
て行うことができるので、従来のＤＳＰ用ｒ、ｓｒに比
へて演算処理時間を少なくすることができる。
て行うことができるので、従来のＤＳＰ用ｒ、ｓｒに比
へて演算処理時間を少なくすることができる。
〈発明の効果〉
以」二より明らかなように、この発明のディジタル信号
処理用ＬＳＩは、ＭＵＸを介してメモリにアクセスする
Ａ Ｌ Ｕと、上記Ａ Ｌ Ｕと独立にＭＵＸを介して
メモリにアクセスさせられる乗算器と、」二記乗算器か
ら入力される積を加算する加算器と、上記加算器から入
力される積和を蓄えるアキュムレータと、上記加算器が
加算した回数をカウントするカウンタとを備え、積和演
算処理とその他の演算処理を独立して行うようにしてい
るので、積和演算処理とその他の演算処理を並行して行
うことができ、演算処理時間を少なくすることができる
。
処理用ＬＳＩは、ＭＵＸを介してメモリにアクセスする
Ａ Ｌ Ｕと、上記Ａ Ｌ Ｕと独立にＭＵＸを介して
メモリにアクセスさせられる乗算器と、」二記乗算器か
ら入力される積を加算する加算器と、上記加算器から入
力される積和を蓄えるアキュムレータと、上記加算器が
加算した回数をカウントするカウンタとを備え、積和演
算処理とその他の演算処理を独立して行うようにしてい
るので、積和演算処理とその他の演算処理を並行して行
うことができ、演算処理時間を少なくすることができる
。
第１図はこの発明のディジタル信号処理用Ｉ、Ｓ丁のア
ーキテクチャを示す図、第２図は従来のディジタル信号
処理用Ｌｉのアーキテクチャを示す図である。 １〜４・・・アドレスレジスタ、５〜訃−・メモリ、ｌ
Ｏ・・・乗算器、ＩＩ ・加算器、 １２・・・アキュムレータ、１３・・・カウンタ、１５
・ ＡＬＵ、２１〜２６−ＭＵＸ。
ーキテクチャを示す図、第２図は従来のディジタル信号
処理用Ｌｉのアーキテクチャを示す図である。 １〜４・・・アドレスレジスタ、５〜訃−・メモリ、ｌ
Ｏ・・・乗算器、ＩＩ ・加算器、 １２・・・アキュムレータ、１３・・・カウンタ、１５
・ ＡＬＵ、２１〜２６−ＭＵＸ。
Claims (1)
- （１）積和演算処理とその他の演算処理を行うディジタ
ル信号処理用ＬＳＩにおいて、 マルチプレクサを介してメモリにアクセスする演算論理
装置と、上記演算論理装置と独立にマルチプレクサを介
してメモリにアクセスさせられる乗算器と、上記乗算器
から入力される積を加算する加算器と、上記加算器から
入力される積和を蓄えるアキュムレータと、上記加算器
が加算した回数をカウントするカウンタとを備え、 積和演算処理とその他の演算処理を独立して行うように
したことを特徴とするディジタル信号処理用ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27883487A JPH01119861A (ja) | 1987-11-02 | 1987-11-02 | ディジタル信号処理用ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27883487A JPH01119861A (ja) | 1987-11-02 | 1987-11-02 | ディジタル信号処理用ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119861A true JPH01119861A (ja) | 1989-05-11 |
Family
ID=17602803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27883487A Pending JPH01119861A (ja) | 1987-11-02 | 1987-11-02 | ディジタル信号処理用ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119861A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138759A (ja) * | 1989-10-23 | 1991-06-13 | Internatl Business Mach Corp <Ibm> | 信号プロセツサ |
| JPH06149861A (ja) * | 1992-11-12 | 1994-05-31 | Nec Corp | Ｄｃｔ及び逆ｄｃｔ演算装置並びにその演算方法 |
| KR100439367B1 (ko) * | 1995-05-02 | 2004-08-16 | 가부시끼가이샤 히다치 세이사꾸쇼 | 마이크로컴퓨터 |
| JP2016535360A (ja) * | 2014-07-02 | 2016-11-10 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | 非アトミック分割経路融合積和 |
-
1987
- 1987-11-02 JP JP27883487A patent/JPH01119861A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03138759A (ja) * | 1989-10-23 | 1991-06-13 | Internatl Business Mach Corp <Ibm> | 信号プロセツサ |
| JPH06149861A (ja) * | 1992-11-12 | 1994-05-31 | Nec Corp | Ｄｃｔ及び逆ｄｃｔ演算装置並びにその演算方法 |
| KR100439367B1 (ko) * | 1995-05-02 | 2004-08-16 | 가부시끼가이샤 히다치 세이사꾸쇼 | 마이크로컴퓨터 |
| JP2016535360A (ja) * | 2014-07-02 | 2016-11-10 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | 非アトミック分割経路融合積和 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1297195C (en) | Digital signal processor | |
| EP0100511B1 (en) | Processor for fast multiplication | |
| EP0517429A2 (en) | CPU with integrated multiply/accumulate unit | |
| JPS6125188B2 (ja) | ||
| JPH0231511A (ja) | プロセッサ | |
| US4631672A (en) | Arithmetic control apparatus for a pipeline processing system | |
| JPH01119861A (ja) | ディジタル信号処理用ｌｓｉ | |
| US20040128335A1 (en) | Fast fourier transform (FFT) butterfly calculations in two cycles | |
| US7774397B2 (en) | FFT/IFFT processor | |
| JP3277399B2 (ja) | 画像処理用汎用プロセッサ | |
| Covert | A 32 point monolithic FFT processor chip | |
| JP3435744B2 (ja) | 乗算回路 | |
| JPH03189868A (ja) | データ処理プロセツサ | |
| JP3441847B2 (ja) | データメモリを有するプロセッサ | |
| JP3127838B2 (ja) | 信号処理方法および信号処理装置 | |
| JPH037971B2 (ja) | ||
| JPS61173382A (ja) | デイジタル信号処理装置 | |
| KR920008212B1 (ko) | MSCM(Mixed Shuffle Connection Method)을 이용한 이차원 FFT(Fast Fourier Transform)프로세서. | |
| JP3723311B2 (ja) | 並列演算プロセッサ | |
| EP1162548A2 (en) | Complex multiplication dsp subarchitectures | |
| JPH0343865A (ja) | ベクトル・データ処理装置 | |
| JPS59176919A (ja) | デイジタル信号処理装置 | |
| JPH0823808B2 (ja) | ディジタル信号処理プロセッサ | |
| JPS59186070A (ja) | 高速信号処理装置 | |
| JPS6367625A (ja) | デ−タ処理装置 |