JPH0831029B2 - 除算用近似逆数生成装置 - Google Patents
除算用近似逆数生成装置Info
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- JPH0831029B2 JPH0831029B2 JP1177029A JP17702989A JPH0831029B2 JP H0831029 B2 JPH0831029 B2 JP H0831029B2 JP 1177029 A JP1177029 A JP 1177029A JP 17702989 A JP17702989 A JP 17702989A JP H0831029 B2 JPH0831029 B2 JP H0831029B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は除算用近似逆数生成装置に関し，特に除数の
仮数を２進正規形にしたのち，上位所定ビットから近似
逆数を生成する除数の近似逆数生成装置に関する。
仮数を２進正規形にしたのち，上位所定ビットから近似
逆数を生成する除数の近似逆数生成装置に関する。
［従来の技術］ 従来，除算を被除数と除数の近似逆数との積におきか
え，引放し法を用いて毎回多数桁の部分商を発生してい
くようなある種の除算装置（例えば，特開昭57−041737
号公報「除算装置」）では，除算の仮数を２進正規形に
したのちその上位所定ビットから近似逆数を生成してい
た。このような方式による近似逆数の生成は，例えば第
２図のような装置をもちいて実現されてきた。第２図に
おいて，除数レジスタ11は除算にもちいる除数の仮数を
格納するレジスタである。また，除数チェック回路12
は，除数レジスタ11出力の上位２ビットから除数レジス
タ11に格納された除数が２進正規形か否かを判定する。
え，引放し法を用いて毎回多数桁の部分商を発生してい
くようなある種の除算装置（例えば，特開昭57−041737
号公報「除算装置」）では，除算の仮数を２進正規形に
したのちその上位所定ビットから近似逆数を生成してい
た。このような方式による近似逆数の生成は，例えば第
２図のような装置をもちいて実現されてきた。第２図に
おいて，除数レジスタ11は除算にもちいる除数の仮数を
格納するレジスタである。また，除数チェック回路12
は，除数レジスタ11出力の上位２ビットから除数レジス
タ11に格納された除数が２進正規形か否かを判定する。
ここで，除数を２の補数表示形状式とした場合の除数
チェック回路12の働きを第３図に示す。
チェック回路12の働きを第３図に示す。
次に,2進正規化シフトカウント生成回路14は，除数レ
ジスタ11出力を入力とし，除数の仮数を２進正規形にす
るのに必要な左レフトカウントを生成する。また２進正
規化シフタ15は，除数レジスタ11出力を２進正規化シフ
トカウント生成回路14出力に応じて左シフトすることに
より２進正規形にする。
ジスタ11出力を入力とし，除数の仮数を２進正規形にす
るのに必要な左レフトカウントを生成する。また２進正
規化シフタ15は，除数レジスタ11出力を２進正規化シフ
トカウント生成回路14出力に応じて左シフトすることに
より２進正規形にする。
ここで,2進正規化シフトカウント生成回路14および２
進正規化シフタ15の働きの例を第４図に示す。
進正規化シフタ15の働きの例を第４図に示す。
さらに，除数セレクタ10は，近似逆数の生成にあたり
最初に与えられる除数の仮数もしくは２進正規化シフタ
15出力を選択するセレクタである。近似逆数生成回路13
は除数レジスタ11出力の上位所定ビットから除数レジス
タ11に格納された除数の仮数の近似逆数を生成する。第
２図の回路をもちいての除数の近似逆数生成は，以下の
ようにおこなわれる。
最初に与えられる除数の仮数もしくは２進正規化シフタ
15出力を選択するセレクタである。近似逆数生成回路13
は除数レジスタ11出力の上位所定ビットから除数レジス
タ11に格納された除数の仮数の近似逆数を生成する。第
２図の回路をもちいての除数の近似逆数生成は，以下の
ようにおこなわれる。
（１）除数の仮数を除数セレクタ10を介して除数レジス
タ11に格納する。
タ11に格納する。
（２）除数チェツク回路12において除数レジスタ11出力
が２進正規形か否かを判定する。
が２進正規形か否かを判定する。
（３）除数チェック回路12において除数レジスタ11出力
が２進正規形であると判定された場合には（５）を実
行，そうでなければ（４）を実行する。
が２進正規形であると判定された場合には（５）を実
行，そうでなければ（４）を実行する。
（４）除数レジスタ11出力を２進正規化シフタ15をもち
いて２進正規化し，除数セレクタ10を介して再び除数レ
ジスタ11に格納し（５）を実行する。
いて２進正規化し，除数セレクタ10を介して再び除数レ
ジスタ11に格納し（５）を実行する。
（５）除数レジスタ11出力の上位ビットから近似逆数生
成回路13をもちいて除数の近似逆数を生成する。
成回路13をもちいて除数の近似逆数を生成する。
なお，ここでは被除数の仮数部のとり扱いについては
説明を省略したが，除数の仮数を２進正規化した場合に
は，必要に応じて被除数の仮数部を同量だけ左シフトす
る必要があることは言うまでもない。
説明を省略したが，除数の仮数を２進正規化した場合に
は，必要に応じて被除数の仮数部を同量だけ左シフトす
る必要があることは言うまでもない。
［発明が解決しようとする課題］ 上述した従来の近似逆数生成装置によれば，除数の仮
数部が２進正規形でなかった場合には，除数の仮数部を
いったん２進正規形にする必要があったため，近似逆数
の生成にかかる実行時間が長くなるといった欠点があっ
た。
数部が２進正規形でなかった場合には，除数の仮数部を
いったん２進正規形にする必要があったため，近似逆数
の生成にかかる実行時間が長くなるといった欠点があっ
た。
なお，除数の仮数を２進正規形にするためには，まず
仮数の上位から符号ビットと同じ値のビットがいくつ連
続するかを求め，その値に従って仮数を左シフトすると
いった動作が必要であり，これは通常１ないし２クロッ
クサイクルかかる。
仮数の上位から符号ビットと同じ値のビットがいくつ連
続するかを求め，その値に従って仮数を左シフトすると
いった動作が必要であり，これは通常１ないし２クロッ
クサイクルかかる。
ここで，除数の指数の基数が16である場合を考える
と，ひとつのプログラム中に演算結果を正規化する浮動
小数点演算命令が他にいくつか存在すれば，浮動小数点
除算命令に使用される除数は，殆んどの場合,16進正規
形である。しかし，除数が16進正規形であったとして
も,2進正規形である確率は低い。したがって，指数の基
数を16とするプログラムにおける浮動小数点除算命令で
は，殆んどの場合において，除数の仮数を２進正規形に
なおすという無駄な実行時間が存在することになる。な
お，前述の従来例では，近似逆数の生成に用いる除数の
仮数は２進正規形でなければならないといった前提のも
とに説明をおこなったわけだが，これは「除数の仮数が
２進正規形」という条件がなければ，近似逆数を生成す
る為の金物量が多大になるという理由によるものであ
る。
と，ひとつのプログラム中に演算結果を正規化する浮動
小数点演算命令が他にいくつか存在すれば，浮動小数点
除算命令に使用される除数は，殆んどの場合,16進正規
形である。しかし，除数が16進正規形であったとして
も,2進正規形である確率は低い。したがって，指数の基
数を16とするプログラムにおける浮動小数点除算命令で
は，殆んどの場合において，除数の仮数を２進正規形に
なおすという無駄な実行時間が存在することになる。な
お，前述の従来例では，近似逆数の生成に用いる除数の
仮数は２進正規形でなければならないといった前提のも
とに説明をおこなったわけだが，これは「除数の仮数が
２進正規形」という条件がなければ，近似逆数を生成す
る為の金物量が多大になるという理由によるものであ
る。
すなわち，除数の最上位ビットと次のビットの間に小
数点があるとすれば,2進正規形の（２の補数表示）の除
数Ｙは であらわされ，その近似逆数ｒ≒1/Yは以下の範囲にお
さまる。
数点があるとすれば,2進正規形の（２の補数表示）の除
数Ｙは であらわされ，その近似逆数ｒ≒1/Yは以下の範囲にお
さまる。
ところが「Ｙが２進正規形でない」とすると,r≒1/Y
の整数部が無限に増えつづける。仮に，除数Ｙに「除数
が16進正規形ならば」という条件にすれば，逆数の整数
部は有限の値にはなるが，「除数が２進正規形」という
条件の場合にくらべれば，近似逆数の生成に要する金物
は莫大なものとなる。
の整数部が無限に増えつづける。仮に，除数Ｙに「除数
が16進正規形ならば」という条件にすれば，逆数の整数
部は有限の値にはなるが，「除数が２進正規形」という
条件の場合にくらべれば，近似逆数の生成に要する金物
は莫大なものとなる。
本発明の目的は，以上の問題点を解決し，少量の金物
で効率良く除算用近似逆数を生成することにある。
で効率良く除算用近似逆数を生成することにある。
［課題を解決するための手段］ 本発明による除算用近似逆数生成装置は，除算を被除
数と除数の近似逆数との積におきかえ引放し法を用いて
毎回多数桁の部分商を発生していく除算装置で用いられ
る浮動小数点除数の近似逆数生成装置であって，前記除
数の指数の基数より一意に決まる前記除数の仮数の上位
所定ビットから前記除数が基数正規形であるか否かを判
定する除数チェック回路と，前記除数が前記除数チェツ
ク回路において基数正規形であると判定された場合に，
前記除数の指数の基数より一意に決まる前記除数の仮数
の上位所定ビットから前記除数の仮数を２進正規形にす
るための第１の正規化シフトカウントを生成する第１の
正規化シフトカウント生成回路と，前記除数の仮数全体
から前記除数の仮数を２進正規形にするための第２の正
規化シフトカウントを生成する第２の正規化シフトカウ
ント生成回路と，前記第１の正規化シフトカウントをう
け，前記除数の近似逆数生成に必要な前記除数の仮数の
上位所定ビットのみを第１の２進正規形にして出力する
第１の正規化シフタと、前記第２の正規化シフトカウン
トをうけ，前記除数の仮数全体を第２の２進正規形にし
て出力する第２の正規化シフタとを有し，前記除数チェ
ック回路において前記除数が基数正規形であると判断さ
れる場合には，前記第１の正規化シフタの出力をもちい
て前記除数の近似逆数を生成し，そうでない場合には前
記第２の正規化シフタの出力のうち前記除数の近似逆数
生成に必要な上位所定ビットをもちいて前記除数の近似
逆数を生成することを特徴とする。
数と除数の近似逆数との積におきかえ引放し法を用いて
毎回多数桁の部分商を発生していく除算装置で用いられ
る浮動小数点除数の近似逆数生成装置であって，前記除
数の指数の基数より一意に決まる前記除数の仮数の上位
所定ビットから前記除数が基数正規形であるか否かを判
定する除数チェック回路と，前記除数が前記除数チェツ
ク回路において基数正規形であると判定された場合に，
前記除数の指数の基数より一意に決まる前記除数の仮数
の上位所定ビットから前記除数の仮数を２進正規形にす
るための第１の正規化シフトカウントを生成する第１の
正規化シフトカウント生成回路と，前記除数の仮数全体
から前記除数の仮数を２進正規形にするための第２の正
規化シフトカウントを生成する第２の正規化シフトカウ
ント生成回路と，前記第１の正規化シフトカウントをう
け，前記除数の近似逆数生成に必要な前記除数の仮数の
上位所定ビットのみを第１の２進正規形にして出力する
第１の正規化シフタと、前記第２の正規化シフトカウン
トをうけ，前記除数の仮数全体を第２の２進正規形にし
て出力する第２の正規化シフタとを有し，前記除数チェ
ック回路において前記除数が基数正規形であると判断さ
れる場合には，前記第１の正規化シフタの出力をもちい
て前記除数の近似逆数を生成し，そうでない場合には前
記第２の正規化シフタの出力のうち前記除数の近似逆数
生成に必要な上位所定ビットをもちいて前記除数の近似
逆数を生成することを特徴とする。
［実施例］ 次に，添付図面を参照しながら，本発明の実施例につ
いて説明する。
いて説明する。
第１図は，本発明の一実施例による除算用近似逆数生
成装置を示す図である。
成装置を示す図である。
第１図において，除数セレクタ1,除数レジスタ2,2進
正規化シフトカウント生成回路7,及び２進正規化シフタ
８は，それぞれ，第２図中の除数セレクタ10,除数レジ
スタ11,2進正規化シフトカウント生成回路14,及び２進
正規化シフタ15と同様の働きをする。基数モード信号線
３は除数の指数の基数を示すモード信号線であり，例え
ば“1"なら16進モード（指数の基数＝24＝16），“0"な
ら２進モード（指数の基数＝21＝２）をあらわす。ま
た，除数チェック回路４は，基数モード信号線３の指示
に従い，除数レジスタ２の上位５ビットから除数レジス
タ２に格納された除数が基数正規形か否かを判定する。
正規化シフトカウント生成回路7,及び２進正規化シフタ
８は，それぞれ，第２図中の除数セレクタ10,除数レジ
スタ11,2進正規化シフトカウント生成回路14,及び２進
正規化シフタ15と同様の働きをする。基数モード信号線
３は除数の指数の基数を示すモード信号線であり，例え
ば“1"なら16進モード（指数の基数＝24＝16），“0"な
ら２進モード（指数の基数＝21＝２）をあらわす。ま
た，除数チェック回路４は，基数モード信号線３の指示
に従い，除数レジスタ２の上位５ビットから除数レジス
タ２に格納された除数が基数正規形か否かを判定する。
ここで，除数を２の補数表示形式とした場合の除数チ
ェック回路４の働きを第５図に示す。
ェック回路４の働きを第５図に示す。
次に，逆数生成データシフトカウント生成回路５は，
指数モード信号線３の指示を受け，除数レジスタ２出力
の上位５ビットから除数レジスタ２に格納された除数が
基数正規形であった場合に，さらに２進正規形にするの
に必要な左シフトカウントを生成する。逆数生成データ
シフト回路６は，逆数データシフトカウント生成回路５
出力をうけ，除数レジスタ２出力のうち，近似逆数生成
回路９で必要とする上位所定ビットのみ左シフトして２
進正規化し，近似逆数生成回路９に近似逆数を生成する
為のデータを供給する。
指数モード信号線３の指示を受け，除数レジスタ２出力
の上位５ビットから除数レジスタ２に格納された除数が
基数正規形であった場合に，さらに２進正規形にするの
に必要な左シフトカウントを生成する。逆数生成データ
シフト回路６は，逆数データシフトカウント生成回路５
出力をうけ，除数レジスタ２出力のうち，近似逆数生成
回路９で必要とする上位所定ビットのみ左シフトして２
進正規化し，近似逆数生成回路９に近似逆数を生成する
為のデータを供給する。
ここで，逆数データシフトカウント生成回路５および
逆数データシフト回路６の働きを第５図に示す。
逆数データシフト回路６の働きを第５図に示す。
第１図の回路をもちいての除数の近似逆数の生成は，
以下のようにおこなわれる。
以下のようにおこなわれる。
（１）除数レジスタ２に除数セレクタ１を介して除数の
仮数を格納する。
仮数を格納する。
（２）基数モード信号線３の指示に従い，除数チェック
回路４において除数レジスタ２の出力が基数正規形か否
かを判定する。
回路４において除数レジスタ２の出力が基数正規形か否
かを判定する。
（３）除数チェック回路４において，除数レジスタ２出
力が基数正規形であると判断された場合に（５）を実行
し，そうでない場合には（４）を実行する。
力が基数正規形であると判断された場合に（５）を実行
し，そうでない場合には（４）を実行する。
（４）除数レジスタ２出力を２進正規化シフト８をもち
いて２進正規形にし，除数セレクタ１を介して再び除数
レジスタ２に格納し，（５）を実行する。
いて２進正規形にし，除数セレクタ１を介して再び除数
レジスタ２に格納し，（５）を実行する。
（５）基数モード信号線３の指示に従い，除数レジスタ
２の上位５ビットをもとに除数レジスタ２出力を２進正
規形にするのに必要なシフトカウントを逆数生成データ
シフトカウント生成回路５においてもとめ，これをもと
に近似逆数を生成するのに必要な除数レジスタ２の上位
所定ビットのみを逆数データシフト回路６において左シ
フトして近似逆数生成回路９に供給し，近似逆数生成回
路９において除数の近似逆数を生成する。
２の上位５ビットをもとに除数レジスタ２出力を２進正
規形にするのに必要なシフトカウントを逆数生成データ
シフトカウント生成回路５においてもとめ，これをもと
に近似逆数を生成するのに必要な除数レジスタ２の上位
所定ビットのみを逆数データシフト回路６において左シ
フトして近似逆数生成回路９に供給し，近似逆数生成回
路９において除数の近似逆数を生成する。
ここで，演算結果を正規形にするような浮動小数点命
令を含むフログラム中に浮動小数点除算命令が存在する
場合について考える。このとき，浮動小数点除算命令で
用いられる除数は，殆んどの場合，正規形である（指数
の基数が２であれば２進正規形,16であれば16進正規
形）。すると，本発明によれば，除算命令の実行におい
て，通常は１ないし２クロックサイクルかかるところの
除数の仮数全体の（仮数全体をみて正規化シフトカウン
トを求める）２進正規化という動作（前述の（４）の動
作）を殆んどの場合省略できることになり，実行性能を
向上できることがわかる。
令を含むフログラム中に浮動小数点除算命令が存在する
場合について考える。このとき，浮動小数点除算命令で
用いられる除数は，殆んどの場合，正規形である（指数
の基数が２であれば２進正規形,16であれば16進正規
形）。すると，本発明によれば，除算命令の実行におい
て，通常は１ないし２クロックサイクルかかるところの
除数の仮数全体の（仮数全体をみて正規化シフトカウン
トを求める）２進正規化という動作（前述の（４）の動
作）を殆んどの場合省略できることになり，実行性能を
向上できることがわかる。
なお，本実施例においても，被除数の仮数のとり扱い
については説明を省略したが，除数の仮数を２進正規形
にした場合には，必要に応じて被除数の仮数を同量だけ
左シフトする必要があることは言うまでもない。
については説明を省略したが，除数の仮数を２進正規形
にした場合には，必要に応じて被除数の仮数を同量だけ
左シフトする必要があることは言うまでもない。
［発明の効果］ 以上説明したように，本発明によれば，少量の金物量
の追加だけで除算にもちいる除数の近似逆数生成を効率
良く実行することができ，浮動小数点命令（特に指数の
基数が16＝24の浮動小数点除算命令）の実行性能を向上
できる。
の追加だけで除算にもちいる除数の近似逆数生成を効率
良く実行することができ，浮動小数点命令（特に指数の
基数が16＝24の浮動小数点除算命令）の実行性能を向上
できる。
第１図は本発明の一実施例による除算用近似逆数生成装
置を示すブロック図，第２図は従来の除算用近似逆数生
成装置を示すブロック図，第３図は第２図における除数
チェック回路12の働きを示す図，第４図は第１図および
第２図における２進正規化シフトカウント生成回路およ
び２進正規化シフタの働きを示す図，第５図は第１図に
おける除数チェック回路4,逆数データシフトカウント生
成回路5,および逆数データシフト回路６の働きを示す図
である。 １……除数セレクタ,2……除数レジスタ,3……基数モー
ド信号線,4……除数チェック回路,5……逆数生成データ
シフトカウント生成回路,6……逆数生成データシフト回
路,7……２進正規化シフトカウント生成回路,8……２進
正規化シフタ,9……近似逆数生成回路。
置を示すブロック図，第２図は従来の除算用近似逆数生
成装置を示すブロック図，第３図は第２図における除数
チェック回路12の働きを示す図，第４図は第１図および
第２図における２進正規化シフトカウント生成回路およ
び２進正規化シフタの働きを示す図，第５図は第１図に
おける除数チェック回路4,逆数データシフトカウント生
成回路5,および逆数データシフト回路６の働きを示す図
である。 １……除数セレクタ,2……除数レジスタ,3……基数モー
ド信号線,4……除数チェック回路,5……逆数生成データ
シフトカウント生成回路,6……逆数生成データシフト回
路,7……２進正規化シフトカウント生成回路,8……２進
正規化シフタ,9……近似逆数生成回路。
Claims (1)
- 【請求項１】除算を被除数と除数の近似逆数との積にお
きかえ引放し法を用いて毎回多数桁の部分商を発生して
いく浮動小数点除算装置でもちいられる除数の近似逆数
生成装置であって， 前記除数の指数の基数より一意に決まる前記除数の仮数
の上位所定ビットから前記除数が基数正規形であるか否
かを判定する除数チェック回路と， 前記除数が前記除数チェック回路において基数正規形で
あると判定された場合に，前記除数の指数の基数より一
意に決まる前記除数の仮数の上位所定ビットから前記除
数の仮数を２進正規形にするための第１の正規化シフト
カウントを生成する第１の正規化シフトカウント生成回
路と， 前記除数の仮数全体から前記除数の仮数を２進正規形に
するための第２の正規化シフトカウントを生成する第２
の正規化シフトカウント生成回路と， 前記第１の正規化シフトカウントをうけ，前記除数の近
似逆数生成に必要な前記除数の仮数の上位所定ビットの
みを第１の２進正規形にして出力する第１の正規化シフ
タと、 前記第２の正規化シフトカウントをうけ，前記除数の仮
数全体を第２の２進正規形にして出力する第２の正規化
シフタとを有し， 前記除数チェック回路において前記除数が基数正規形で
あると判断される場合には，前記第１の正規化シフタの
出力をもちいて前記除数の近似逆数を生成し，そうでな
い場合には前記第２の正規化シフタの出力のうち前記除
数の近似逆数生成に必要な上位所定ビットをもちいて前
記除数の近似逆数を生成することを特徴とする除算用近
似逆数生成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177029A JPH0831029B2 (ja) | 1989-07-11 | 1989-07-11 | 除算用近似逆数生成装置 |
| US07/551,094 US5153851A (en) | 1989-07-11 | 1990-07-11 | Method and arrangement of determining approximated reciprocal of binary normalized fraction of divisor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177029A JPH0831029B2 (ja) | 1989-07-11 | 1989-07-11 | 除算用近似逆数生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0342715A JPH0342715A (ja) | 1991-02-22 |
| JPH0831029B2 true JPH0831029B2 (ja) | 1996-03-27 |
Family
ID=16023903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177029A Expired - Lifetime JPH0831029B2 (ja) | 1989-07-11 | 1989-07-11 | 除算用近似逆数生成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5153851A (ja) |
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