JPH03290954A - 実装中のき裂を防止する半導体集積回路及びその実装方法 - Google Patents
実装中のき裂を防止する半導体集積回路及びその実装方法Info
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- JPH03290954A JPH03290954A JP2404834A JP40483490A JPH03290954A JP H03290954 A JPH03290954 A JP H03290954A JP 2404834 A JP2404834 A JP 2404834A JP 40483490 A JP40483490 A JP 40483490A JP H03290954 A JPH03290954 A JP H03290954A
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は半導体集積回路（ＩＣ）実装装置に関し、特に
チップ支持パッドを伴わない集積回路実装装置に関する
。 ［０００２］
チップ支持パッドを伴わない集積回路実装装置に関する
。 ［０００２］
半導体集積回路実装は、一般に、リードフレームに接続
されたチップ支持パッド上に横たわる活性面を有し、か
つこの集積回路を保護するために、プラスチックのよう
な物質によってカプセル封止された集積回路を含む。集
積回路実装は、典型的には、印刷回路盤上に取り付けら
れる。リフローはんだ付けは、集積回路実装を印刷回路
盤に表面取付けするのに使用される１つの技術である。 ［０００３］ 下）実装は印刷回路盤上でのより高容量実装のためのよ
り大きいチップ寸法へ向かうに従い、新しい実装技術が
進展しつつある。２つのこのような技術が、リード−オ
ン−チップ技術及びチップ−オン−リード技術である。 リード−オン−チップ技術及びチップ−オン−リード技
術の両方において、チップ支持パッドは使用されない。 結果的により薄い実装又は大チップ寸法となる。しかし
ながら、問題は、リード−オン−チップ（半導体集積回
路）実装装置及びチップ−オン−リード（半導体集積回
路）実装装置をリフローはんだ付けによって印刷回路盤
に表面取付けする際に、起こる。リフローはんだ付は中
に発生する熱は、カプセル封止材料内に高い応力を生じ
る、集積回路内の異種材料間の熱不整合状態を増長する
おそれがある。さらに、リフロー温度（普通、約２１５
℃から２６０℃）において、カプセル封止材料によって
吸収されていたなんらかの湿気が、蒸気に変換される。 この蒸気圧力が、集積回路表面とカプセル封止材料とを
積層はく離するようなおそれがある。このような条件下
での接着損失は、集積回路の隅においてカプセル封止材
料内に高応力集中を起こす。これは、しばしば、実装き
裂を招く。集積回路の領域が増大するに従い、リフロー
はんだ付けから起こるリード−オン−チップ実装装置及
びチップ−オン−リード実装装置内の集積回路き裂が増
大する。 ［０００４］
されたチップ支持パッド上に横たわる活性面を有し、か
つこの集積回路を保護するために、プラスチックのよう
な物質によってカプセル封止された集積回路を含む。集
積回路実装は、典型的には、印刷回路盤上に取り付けら
れる。リフローはんだ付けは、集積回路実装を印刷回路
盤に表面取付けするのに使用される１つの技術である。 ［０００３］ 下）実装は印刷回路盤上でのより高容量実装のためのよ
り大きいチップ寸法へ向かうに従い、新しい実装技術が
進展しつつある。２つのこのような技術が、リード−オ
ン−チップ技術及びチップ−オン−リード技術である。 リード−オン−チップ技術及びチップ−オン−リード技
術の両方において、チップ支持パッドは使用されない。 結果的により薄い実装又は大チップ寸法となる。しかし
ながら、問題は、リード−オン−チップ（半導体集積回
路）実装装置及びチップ−オン−リード（半導体集積回
路）実装装置をリフローはんだ付けによって印刷回路盤
に表面取付けする際に、起こる。リフローはんだ付は中
に発生する熱は、カプセル封止材料内に高い応力を生じ
る、集積回路内の異種材料間の熱不整合状態を増長する
おそれがある。さらに、リフロー温度（普通、約２１５
℃から２６０℃）において、カプセル封止材料によって
吸収されていたなんらかの湿気が、蒸気に変換される。 この蒸気圧力が、集積回路表面とカプセル封止材料とを
積層はく離するようなおそれがある。このような条件下
での接着損失は、集積回路の隅においてカプセル封止材
料内に高応力集中を起こす。これは、しばしば、実装き
裂を招く。集積回路の領域が増大するに従い、リフロー
はんだ付けから起こるリード−オン−チップ実装装置及
びチップ−オン−リード実装装置内の集積回路き裂が増
大する。 ［０００４］
本発明の目的は、リード−オン−チップ実装装置及びチ
ップ−オン−リード実装装置におけるき裂を減少する半
導体集積回路を提供することにある。 本発明のさらに他の目的は、き裂に対して抵抗性のリー
ド−オン−チップ実装装置及びチップ−オン−リード実
装装置を提供することにある。 本発明のさらに他の目的は、リード−オン−チップ及び
チップ−オン−リード集積回路実装内のき裂を減少させ
る方法を提供することにある。 本発明の他の目的及び利点は、以下の説明に基づき、当
業者にとって明白になるであろう。 ［０００５］
ップ−オン−リード実装装置におけるき裂を減少する半
導体集積回路を提供することにある。 本発明のさらに他の目的は、き裂に対して抵抗性のリー
ド−オン−チップ実装装置及びチップ−オン−リード実
装装置を提供することにある。 本発明のさらに他の目的は、リード−オン−チップ及び
チップ−オン−リード集積回路実装内のき裂を減少させ
る方法を提供することにある。 本発明の他の目的及び利点は、以下の説明に基づき、当
業者にとって明白になるであろう。 ［０００５］
半導体集積回路実装装置が開示される。一実施例におい
て、集積回路は、その活性面によってリードフィンガを
有するリード−オン−チップ型リードフレームに付着さ
れている。この集積回路は、粗化裏側を有する。これら
のリードフィンガが露出されるように、カプセル封止材
料はこの集積回路及びリード−オン−チップ型リードフ
レームを囲む。集積回路の粗化裏側表面は、リフローは
んだ付けによって印刷回路盤にこの装置を取り付けるこ
とから起こるき裂を減少することを助援する。 ［０００６］
て、集積回路は、その活性面によってリードフィンガを
有するリード−オン−チップ型リードフレームに付着さ
れている。この集積回路は、粗化裏側を有する。これら
のリードフィンガが露出されるように、カプセル封止材
料はこの集積回路及びリード−オン−チップ型リードフ
レームを囲む。集積回路の粗化裏側表面は、リフローは
んだ付けによって印刷回路盤にこの装置を取り付けるこ
とから起こるき裂を減少することを助援する。 ［０００６］
図１は、典型的な集積回路実装装置１０の横断面図であ
る。集積回路実装装置１０は、従来のプラスチツク製小
形輪郭Ｊ−リード付き（ＰＳＯＪ）表面取付は実装とし
て示されている。半導体チップ（すなわち、半導体集積
回路）１１は、リードフレーム１３上に横たわるマウン
ト支持パッド（チップアタッチ）１２上に配置される。 ワイヤボンド１４が、半導体チップ１１の外縁近くに接
続され、半導体チップ１１をリードフィンガ１５に結合
する。カプセル封止材料、例えばプラスチックが、半導
体チップ１１、マウント支持パッド１２、リードフレー
ム１３、ワイヤボンド１４及びリードフィンガ１５の部
分を囲み、その結果、図１の集積回路実装装置１０が、
図に示されていない印刷回路上に表面取付けされる。集
積回路実装装置１０が約２１５℃から２６０℃の範囲の
温度に晒される所のりフローはんだ処理は、普通、集積
回路実装装置１０の印刷回路盤への表面取付けに使用さ
れる。 ［０００７］ 図２ａは、カプセル材料を伴わないリード−オン−チッ
プ実装装置２０の分解斜視図である。シリコン半導体チ
ップ２１は、リード−オン−チップ型リードフレーム２
３の下に配置される。リード−オン−チップ型リードフ
レーム２３と半導体チップ２１間に横たわっているテー
プ２２は、半導体チップ２１を位置決めしかつリード−
オン−チップ型リードフレーム２３に結合することを助
援する。 チップ支持パッドは、使用されない。 ［０００８］ 図２ｂは、カプセル実装材料２６が透明であるリード−
オン−チップ実装装置２０の斜視図である。ワイヤボン
ド２４は、半導体チップ２１の中心近くに接続されて半
導体チップ２１をリード−オン−チップ型リードフレー
ム２３に接続する。リード−オン−チップ型リードフレ
ーム２３のリードフィンガ２５は、図１におけるように
口Ｊｌｔ形に湾曲しているが、しかしながら、リード−
オン−チップ型リードフレーム２３のリードフィンガ２
５は、リード−オン−チップ型リードフレーム２３の一
体構造部分である。 ［０００９］ 図２ｃは、リード−オン−チップ実装装置２０の横断面
図である。リードフィンガ２５は、明らかにリード−オ
ン−チップ型リードフレーム２３の一体構造部分として
示されている。ワイヤボンド２４は、明らかに半導体チ
ップ２１及びリード−オン−チップ型リードフレーム２
３の中心に示されている。カプセル封止材料２６は、例
えば、プラスチックであり、半導体チップ２１、テープ
２２、リード−オン−チップ型リードフレーム２３、ワ
イヤボンド２４、及びリードフィンガ２５の一部を囲み
、この結果、リード−オン−チップ実装装置２０が、図
に示されていない印刷回路盤に取り付けられる。リード
−オン−チップ実装装置２０が約２１５℃から２６０℃
の範囲の温度に晒されるリフローはんだ処理は、普通、
リード−オン−チップ実装装置２０を印刷回路盤に表面
取付けするのに使用される。 ［００１０］ 図３は、カプセル封止材料２６内のき裂２７を示すリー
ド−オン−チップ実装装置２０の横断面図である。リー
ド−オン−チップ実装装置２０がリフローはんだ付は中
に晒される温度で以て、実装内の異種材料間に熱的不整
合の増長された状態が起こり、これが高応力を生じる。 リード−オン−チップ実装装置１０内の湿気は、リフロ
ーはんだ付は中に蒸気に変換される。この結果とし生じ
る蒸気圧力は、シリコン半導体チップ２１の不活性面と
カプセル封止材料２６との間の積層はく離（間隔２８で
示される）を誘因する。このような条件下での接着損失
はチップ２１の隅においてカプセル封止材料内に高応力
集中を生じかつき裂２７を誘因する。 ［００１１］ 図４は、半導体チップ２１の不活性面が粗化表面２９で
ある本発明の実施例を示す。シリコン半導体チップ２１
の裏側の粗化は半導体チップ２１とカプセル封止材料２
６との間の接着を向上する。粗化表面２９の存在は、シ
リコン半導体チップ２１の不活性裏側面とカプセル封止
材料２６との間の極めて強力な結合を形成する。粗化表
面は、また、シリコン半導体チップ２１が表面汚染を受
ける傾向を減少するが、これは汚染との接触が粗化表面
２９の不規則性のせん頭にのみ限定される公算が犬であ
るからである。積層はく離防止においては、粗化表面２
９の存在は、また、シリコン半導体チップ２１の隅にお
けるカプセル封止材料２６内の応力集中を回避する。半
導体チップ２１の裏側の粗化は、シリコン半導体ウェハ
の裏研磨による口前行程口 処理（すなわち、半導体ウ
ェハを個々の半導体チップに切断する前）の一部として
行われる。 ［００１２］ 図５のグラフは、シリコン半導体チップ２１に対する粗
化裏側表面仕上げパラメータを示す。Ｒｔは、測定長さ
に沿っての最高ぜん頭と最低釜との間の距離を示す。Ｒ
ｍａｘは、測定長さに沿っての最大個別せん頭−谷間距
離である。表面仕上げパラメータＲａは、抜取り長さに
沿い測定された算術平均として定義されかつ次のような
想像線からの平均偏差である、すな゛わち、表面不規則
性によって境された領域がこの想像線の上と下とで等し
い。Ｒａは広い範囲に渡ることができ、かつ実装き裂を
減少する他の値も容認可能であるけれども、約０．２０
から０．３６μｍ （８から１４μｉｎ）のＲａの範囲
におけるシリコン半導体チップの粗化は、半導体チップ
２１の裏側のカプセル材料２６への接着を顕著に向上す
る。 ［００１３］ 試験の結果は、シリコン半導体チップ２１の裏側の粗化
が実装き裂を顕著に減少することを確証している。２つ
の試験が、湿気を含む表面取付は集積回路を模擬するた
めに使用された。２つの異なる型式の集積回路実装装置
が使用された：これらは、すなわち、図２ａから図２０
におけるようなリード−オン−チップ実装装置；及び半
導体チップ２１の不活性面が粗化表面を有するリードー
オンーチツブ実装装置、である。これらの集積回路実装
装置は、１０． １６ｍｍ （４００ミル）ｌＰＳＯＪ
口型であった。試験１は、これらの実装をオートクレー
ブ試験（２気圧、１２１℃の温度、相対湿度１００％、
２４時間）に付し、これに続きリフローはんだ処理を施
した。試験２は、これらの実装を８５℃／８５％相対湿
度環境下に１６８時間付した。同じリフローはんだが、
試験１に付された集積回路実装装置及び試験２に付され
た集積回路実装装置に使用された。 ［００１４］ 表１は、図２ａから図２Ｃにおけるように従来のリード
−オン−チップ実装装置を使用する実装き裂のチップ寸
法依存性を示す。表１のシリコン半導体チップが、試験
２に付された。表２は、粗化表面２９の付加を通して減
少された実装き裂において遂げられた改善を示す。
る。集積回路実装装置１０は、従来のプラスチツク製小
形輪郭Ｊ−リード付き（ＰＳＯＪ）表面取付は実装とし
て示されている。半導体チップ（すなわち、半導体集積
回路）１１は、リードフレーム１３上に横たわるマウン
ト支持パッド（チップアタッチ）１２上に配置される。 ワイヤボンド１４が、半導体チップ１１の外縁近くに接
続され、半導体チップ１１をリードフィンガ１５に結合
する。カプセル封止材料、例えばプラスチックが、半導
体チップ１１、マウント支持パッド１２、リードフレー
ム１３、ワイヤボンド１４及びリードフィンガ１５の部
分を囲み、その結果、図１の集積回路実装装置１０が、
図に示されていない印刷回路上に表面取付けされる。集
積回路実装装置１０が約２１５℃から２６０℃の範囲の
温度に晒される所のりフローはんだ処理は、普通、集積
回路実装装置１０の印刷回路盤への表面取付けに使用さ
れる。 ［０００７］ 図２ａは、カプセル材料を伴わないリード−オン−チッ
プ実装装置２０の分解斜視図である。シリコン半導体チ
ップ２１は、リード−オン−チップ型リードフレーム２
３の下に配置される。リード−オン−チップ型リードフ
レーム２３と半導体チップ２１間に横たわっているテー
プ２２は、半導体チップ２１を位置決めしかつリード−
オン−チップ型リードフレーム２３に結合することを助
援する。 チップ支持パッドは、使用されない。 ［０００８］ 図２ｂは、カプセル実装材料２６が透明であるリード−
オン−チップ実装装置２０の斜視図である。ワイヤボン
ド２４は、半導体チップ２１の中心近くに接続されて半
導体チップ２１をリード−オン−チップ型リードフレー
ム２３に接続する。リード−オン−チップ型リードフレ
ーム２３のリードフィンガ２５は、図１におけるように
口Ｊｌｔ形に湾曲しているが、しかしながら、リード−
オン−チップ型リードフレーム２３のリードフィンガ２
５は、リード−オン−チップ型リードフレーム２３の一
体構造部分である。 ［０００９］ 図２ｃは、リード−オン−チップ実装装置２０の横断面
図である。リードフィンガ２５は、明らかにリード−オ
ン−チップ型リードフレーム２３の一体構造部分として
示されている。ワイヤボンド２４は、明らかに半導体チ
ップ２１及びリード−オン−チップ型リードフレーム２
３の中心に示されている。カプセル封止材料２６は、例
えば、プラスチックであり、半導体チップ２１、テープ
２２、リード−オン−チップ型リードフレーム２３、ワ
イヤボンド２４、及びリードフィンガ２５の一部を囲み
、この結果、リード−オン−チップ実装装置２０が、図
に示されていない印刷回路盤に取り付けられる。リード
−オン−チップ実装装置２０が約２１５℃から２６０℃
の範囲の温度に晒されるリフローはんだ処理は、普通、
リード−オン−チップ実装装置２０を印刷回路盤に表面
取付けするのに使用される。 ［００１０］ 図３は、カプセル封止材料２６内のき裂２７を示すリー
ド−オン−チップ実装装置２０の横断面図である。リー
ド−オン−チップ実装装置２０がリフローはんだ付は中
に晒される温度で以て、実装内の異種材料間に熱的不整
合の増長された状態が起こり、これが高応力を生じる。 リード−オン−チップ実装装置１０内の湿気は、リフロ
ーはんだ付は中に蒸気に変換される。この結果とし生じ
る蒸気圧力は、シリコン半導体チップ２１の不活性面と
カプセル封止材料２６との間の積層はく離（間隔２８で
示される）を誘因する。このような条件下での接着損失
はチップ２１の隅においてカプセル封止材料内に高応力
集中を生じかつき裂２７を誘因する。 ［００１１］ 図４は、半導体チップ２１の不活性面が粗化表面２９で
ある本発明の実施例を示す。シリコン半導体チップ２１
の裏側の粗化は半導体チップ２１とカプセル封止材料２
６との間の接着を向上する。粗化表面２９の存在は、シ
リコン半導体チップ２１の不活性裏側面とカプセル封止
材料２６との間の極めて強力な結合を形成する。粗化表
面は、また、シリコン半導体チップ２１が表面汚染を受
ける傾向を減少するが、これは汚染との接触が粗化表面
２９の不規則性のせん頭にのみ限定される公算が犬であ
るからである。積層はく離防止においては、粗化表面２
９の存在は、また、シリコン半導体チップ２１の隅にお
けるカプセル封止材料２６内の応力集中を回避する。半
導体チップ２１の裏側の粗化は、シリコン半導体ウェハ
の裏研磨による口前行程口 処理（すなわち、半導体ウ
ェハを個々の半導体チップに切断する前）の一部として
行われる。 ［００１２］ 図５のグラフは、シリコン半導体チップ２１に対する粗
化裏側表面仕上げパラメータを示す。Ｒｔは、測定長さ
に沿っての最高ぜん頭と最低釜との間の距離を示す。Ｒ
ｍａｘは、測定長さに沿っての最大個別せん頭−谷間距
離である。表面仕上げパラメータＲａは、抜取り長さに
沿い測定された算術平均として定義されかつ次のような
想像線からの平均偏差である、すな゛わち、表面不規則
性によって境された領域がこの想像線の上と下とで等し
い。Ｒａは広い範囲に渡ることができ、かつ実装き裂を
減少する他の値も容認可能であるけれども、約０．２０
から０．３６μｍ （８から１４μｉｎ）のＲａの範囲
におけるシリコン半導体チップの粗化は、半導体チップ
２１の裏側のカプセル材料２６への接着を顕著に向上す
る。 ［００１３］ 試験の結果は、シリコン半導体チップ２１の裏側の粗化
が実装き裂を顕著に減少することを確証している。２つ
の試験が、湿気を含む表面取付は集積回路を模擬するた
めに使用された。２つの異なる型式の集積回路実装装置
が使用された：これらは、すなわち、図２ａから図２０
におけるようなリード−オン−チップ実装装置；及び半
導体チップ２１の不活性面が粗化表面を有するリードー
オンーチツブ実装装置、である。これらの集積回路実装
装置は、１０． １６ｍｍ （４００ミル）ｌＰＳＯＪ
口型であった。試験１は、これらの実装をオートクレー
ブ試験（２気圧、１２１℃の温度、相対湿度１００％、
２４時間）に付し、これに続きリフローはんだ処理を施
した。試験２は、これらの実装を８５℃／８５％相対湿
度環境下に１６８時間付した。同じリフローはんだが、
試験１に付された集積回路実装装置及び試験２に付され
た集積回路実装装置に使用された。 ［００１４］ 表１は、図２ａから図２Ｃにおけるように従来のリード
−オン−チップ実装装置を使用する実装き裂のチップ寸
法依存性を示す。表１のシリコン半導体チップが、試験
２に付された。表２は、粗化表面２９の付加を通して減
少された実装き裂において遂げられた改善を示す。
【表２】
チップ寸法
（１０−２ｍｍ ）
試験１８５
実装き袋数／試料寸法数
従来 新
試験２ ｐｖ
実装き袋数／試料寸法数
従来 新
８３８Ｘ１６７６ ４３／１７２ ０／１２
７８６４ｘ１６７６ ２５５／３２０ ０１
５３ １１９／１６４ ０１５０８７４Ｘ１
７３２ ７／２４ ０／１３
０１５０８７４ｘ１７６５ １２／２４
０／１３ ０１５０［
００１５］ 第１表における結果は、粗化表面２９を備えないリード
−オン−チップ実装装置２０のき装発生性を明示してい
る。このような表面取付は応力模擬を受けた１６個のシ
リコン半導体チップの集合の場合、僅かに２個の小寸法
のもののみが実装き裂を有さなかった。繰り返された実
験は、粗化表面２９を付加することによって実装き裂を
除去することを示した。粗化表面２９を備えない図２ａ
〜図２０のリード−オン−チップ実装装置と粗化表面２
９を備える図４のリード−オン−チップ実装装置とのき
裂抵抗性の間の比較が、第２表に示されている。試験１
の下で、寸法８．３８ｍｍＸ１６．７６ｍｍ （０，３
３０ｉｎＸ０．６６０ｉｎ）のシリコン半導体チップ２
１では、粗化表面２９を備えない１７２個の試料のうち
４３個の試料がき裂したのに反して、粗化表面２９を備
えるものでは１２７の試料のうちき裂したのはＯである
。試験１の下で、８．７４ｍｍＸ１７．６５ｍｍ （０
，３４４１ｎＸ０．６９５ ｉｎ）のより大きいシリコ
ン半導体チップ寸法では、粗化表面２９を備えない２４
個の試料のうち１２個の試料がき裂したのに反して、粗
化表面２９備えるものでは１３個の試料のうちき裂した
のはＯである。試験２の下で、８．６４ｍｍＸ１６．７
６ｍｍ （０，３４０ｉｎＸ０．６６０ｉｎ）のより大
きいシリコン半導体チップ寸法では、粗化表面２９を備
えない１６４個の試料のうち１１９個の試料がき裂した
のに反して、粗化表面２９備えるものでは５０個の試料
のうちき裂したのはＯである。 ［００１６］ 他の実施例においては、粗化表面３９を有するシリコン
半導体チップ３１が、図６に示されるようにチップ−オ
ン−リード実装装置３０を形成するチップ−オン−リー
ド型リードフレーム３３と共に使用される。表面取付は
パッドは、この実装装置には使用されない。シリコン半
導体チップ３１は、チップ−オン−リード型リードフレ
ーム３３上に座着する。シリコン半導体チップ３１とチ
ップ−オン−リード型フレーム３３との間のテープ３２
は、この半導体チップ３１をチップ−オン−リード型リ
ードフレーム３３に位置決めしかつ結合することを防接
する。シリコン半導体チップ３１の活性面は、チップ−
オン−リード型フレーム３３に結合される。シリコン半
導体チップ３１の活性面は、また、この実装の頂部へ向
く。 ［００１７］ 図７は、半導体（シリコン）チップ４１が粗化表面４９
を有するタブバク実装装置の横断面図である。タブバク
実装においては、チップ支持パッドは、使用されない。 リードフィンガ４５は、半導体チップ４１のポンディン
グパッドの上へ延びている。この結果、極めて薄い実装
となる。す・−ドーオンーチップ実装装置及びチップ−
オン−リード実装装置の場合におけるように、粗化表面
４９は、タブバック実装内で強力な接着を与えかつ実装
き裂を減少する。 ［００１８］ 図８は、フリップ−チップ実装装置５０が粗化不活性裏
側表面５９を有する場合の横断面図である。フリップ−
チップ実装装置においては、テープは使用されない、ワ
イヤボンドも使用されない、またチップ支持パッドも使
用されない。シリコン半導体チップは、その不活性裏側
を実装頂部へ向けるようにロフリツプ（反転）′° さ
れている。リードフィンガは、活性面上のポンディング
パッドの下へ延びかつここに溶融によって結合される。 ［００１９］ 本発明は、図示の実施例を参照して説明されたけれども
、この説明は限定的意味に解釈されることを意図するも
のではない。本発明の多様の実施例は、この説明を参照
するならば、当業者にとって明白になるであろう。した
がって、添付の特許請求の範囲は、本発明の真の範囲内
に包含されるようないかなる変形又は実施例にも及ぶこ
とを主張する。 ［００２０１ 【発明の効果］ 実装き裂を顕著に減少させる他に、シリコン半導体チッ
プ２１の不活性裏側への粗化表面２９の付加は、他の利
点も生じる。すなわち、実装き裂を回避するために表面
取付は前に集積回路実装のかり焼による口乾燥パを必要
としない。また、顧客への出荷に当たり（集積回路実装
装置のかり焼に続きこれらを密封バッグ内に置く）口乾
燥バッキング″を必要としない。所望の裏側チップ粗化
をシリコン半導体ウェハ裏研磨処理から得ることができ
るゆえに、シリコン半導体チップとプラスチックカプセ
ル封止材料との間に特別の接着増長処理を必要としない
。 ［００２１］ 以上に関連して更に次の項を開示する。 ［００２２］ （１） リード−オン−チップ型リードフレームへの
取付けに適合する半導体集積回路であって、 活性面と粗化裏側を有する集積回路であって前記活性面
はリード−オン−チップ型リードフレームに付着される
前記集積回路、を包含することを特徴とする前記半導体
集積回路。 ［００２３］ （２） 第１項記載の半導体集積回路において、前記粗
化裏側は表面仕上げパラメータＲａの約０．２０から０
．３６マイクロメードルの範囲を有することを特徴とす
る前記半導体集積回路。 ［００２４］ （３） チップ−オン−リード型リードフレームへの取
付けに適合する半導体集積回路であって、 活性面と粗化裏側を有する集積回路であって前記活性面
はチップーオンーリード型リードフレームに付着される
前記集積回路、を包含することを特徴とする前記半導体
集積回路。 ［００２５］ （４） 第３項記載の半導体集積回路において、前記粗
化裏側は表面仕上げパラメータＲａの約０．２０から０
．３６マイクロメードルの範囲を有することを特徴とす
る前記半導体集積回路。 ［００２６］ （５） タブバクテープへの取付けに適合する半導体集
積回路であって、活性面と粗化裏側を有する集積回路で
あって前記活性面はタブバクテープに付着される前記集
積回路、 を包含することを特徴とする前記半導体集積回路。 ［００２７］ （６） 第５項記載の半導体集積回路において、前記粗
化裏側は表面仕上げパラメータＲａの約０．２０から０
．３６マイクロメードルの範囲を有することを特徴とす
る前記半導体集積回路。 ［００２８］ （７） フリップ−チップ型リードフレームへの取付け
に適合する半導体集積回路であって、 活性面と粗化裏側を有する集積回路であって前記活性面
はフリップ−チップ型リードフレームに付着される前記
集積回路、を包含することを特徴とする前記半導体集積
回路。 ［００２９］ （８） 第７項記載の半導体集積回路において、前記粗
化裏側は表面仕上げパラメータＲａの約０．２０から０
．３６マイクロメードルの範囲を有することを特徴とす
る前記半導体集積回路。 ［００３０３ （９） リードフィンガを有するリード−オン−チッ
プ型リードフレームと、活性面と粗化裏側を有する集積
回路であって前記活性面は前記リード−オン−チップ型
リードフレームに付着される前記集積回路と、を包含す
ることを特徴とする前記半導体集積回路実装装置。 ［００３１］ （１０） 第９項記載の半導体集積回路実装装置であっ
て、さらに、前記リードフィンガが露出されるように前
記集積回路と前記リード−オン−チップ型リードフレー
ムを囲むカプセル封止材料、を包含することを特徴とす
る前記半導体集積回路実装装置。 ［００３２］ （１１） 第１０項記載の半導体集積回路実装装置にお
いて、前記カプセル封止材料はプラスチックであること
を特徴とする前記半導体集積回路実装装置。 ［００３３］ （１２） 第１１項記載の半導体集積回路実装装置にお
いて、前記粗化裏側は表面仕上げパラメータＲａの約０
．２０から０．３６マイクロメードルの範囲を有するこ
とを特徴とする前記半導体集積回路実装装置。 ［００３４］ （１３） リードフィンガを有するチップ−オン−リ
ード型リードフレームと活性面と粗化裏側を有する集積
回路であって前記活性面は前記チップ−オン−リード型
リードフレームに付着される前記集積回路と、を包含す
ることを特徴とする前記半導体集積回路実装装置。 ［００３５］ （１４） 第１３項記載の半導体集積回路実装装置であ
って、さらに、前記リードフィンガが露出されるように
前記集積回路と前記チップ−オン−リード型リードフレ
ームを囲むカプセル封止材料、を包含することを特徴と
する前記半導体集積回路実装装置。 ［００３６］ （１５） 第１４項記載の半導体集積回路実装装置にお
いて、前記カプセル封止材料はプラスチックであること
を特徴とする前記半導体集積回路実装装置。 ［００３７］ （１６） 第１５項記載の半導体集積回路実装装置にお
いて、前記粗化裏側は表面仕上げパラメータＲａの約０
．２０から０．３６マイクロメードルの範囲を有するこ
とを特徴とする前記半導体集積回路。 ［００３８］ （１７） リードフィンガを有するタブバクテープと
、活性面と粗化裏側を有する集積回路であって前記活性
面は前記タブバクテープに付着される前記集積回路と、 を包含することを特徴とする前記半導体集積回路実装装
置。 ［００３９］ （１８） 第１７項記載の半導体集積回路実装装置であ
って、さらに、前記リードフィンガが露出されるように
前記集積回路と前記タブバクテープを囲むカプセル封止
材料、 を包含することを特徴とする前記半導体集積回路実装装
置。 ［００４０３ （１９） 第１８項記載の半導体集積回路実装装置にお
いて、前記カプセル封止材料はプラスチックであること
を特徴とする前記半導体集積回路実装装置。 ［００４１］ （２０） 半導体集積回路の裏側を粗化するステップと
、リードフィンガを有するリード−オン−チップ型リー
ドフレームに半導・体集積回路の活性面を付着するステ
ップと、 前記リードフィンガを露出したまま材料で以て前記半導
体集積回路と前記リード−オン−チップ型リードフレー
ムとをカプセル封止するステップと、を包含することを
特徴とする半導体集積回路実装装置製造方法。 ［００４２］ （２１） 第２０項記載の半導体集積回路実装装置製造
方法において、前記材料はプラスチックであることを特
徴とする前記半導体集積回路実装装置製造方法［００４
３］ （２２） 第２１項記載の半導体集積回路実装装置製造
方法において、前記粗化するステップは前記裏側を表面
仕上げパラメータＲａの約０．２０から０． ３６マイ
クロメードルの範囲に粗化することを含むことを特徴と
する前記半導体集積回路実装装置製造方法。 ［００４４］ （２３） 半導体集積回路の裏側を粗化するステップと
、リードフィンガを有するチップ−オン−リード型リー
ドフレームに半導体集積回路の活性面を付着するステッ
プと、 前記リードフィンガを露出したまま材料で以て前記半導
体集積回路と前記チップ−オン−リード型リードフレー
ムとをカプセル封止するステップと、を包含することを
特徴とする半導体集積回路実装装置製造方法。 ［００４５］ （２４） 第２３項記載の半導体集積回路実装装置製造
方法において、前記材料はプラスチックであることを特
徴とする前記半導体集積回路実装装置製造方法［００４
６］ （２５） 第２４項記載の半導体集積回路実装装置製造
方法において、前記粗化するステップは前記裏側を表面
仕上げパラメータＲａの約０．２０から０． ３６マイ
クロメードルの範囲に粗化することを含むことを特徴と
する前記半導体集積回路実装装置製造方法。
７８６４ｘ１６７６ ２５５／３２０ ０１
５３ １１９／１６４ ０１５０８７４Ｘ１
７３２ ７／２４ ０／１３
０１５０８７４ｘ１７６５ １２／２４
０／１３ ０１５０［
００１５］ 第１表における結果は、粗化表面２９を備えないリード
−オン−チップ実装装置２０のき装発生性を明示してい
る。このような表面取付は応力模擬を受けた１６個のシ
リコン半導体チップの集合の場合、僅かに２個の小寸法
のもののみが実装き裂を有さなかった。繰り返された実
験は、粗化表面２９を付加することによって実装き裂を
除去することを示した。粗化表面２９を備えない図２ａ
〜図２０のリード−オン−チップ実装装置と粗化表面２
９を備える図４のリード−オン−チップ実装装置とのき
裂抵抗性の間の比較が、第２表に示されている。試験１
の下で、寸法８．３８ｍｍＸ１６．７６ｍｍ （０，３
３０ｉｎＸ０．６６０ｉｎ）のシリコン半導体チップ２
１では、粗化表面２９を備えない１７２個の試料のうち
４３個の試料がき裂したのに反して、粗化表面２９を備
えるものでは１２７の試料のうちき裂したのはＯである
。試験１の下で、８．７４ｍｍＸ１７．６５ｍｍ （０
，３４４１ｎＸ０．６９５ ｉｎ）のより大きいシリコ
ン半導体チップ寸法では、粗化表面２９を備えない２４
個の試料のうち１２個の試料がき裂したのに反して、粗
化表面２９備えるものでは１３個の試料のうちき裂した
のはＯである。試験２の下で、８．６４ｍｍＸ１６．７
６ｍｍ （０，３４０ｉｎＸ０．６６０ｉｎ）のより大
きいシリコン半導体チップ寸法では、粗化表面２９を備
えない１６４個の試料のうち１１９個の試料がき裂した
のに反して、粗化表面２９備えるものでは５０個の試料
のうちき裂したのはＯである。 ［００１６］ 他の実施例においては、粗化表面３９を有するシリコン
半導体チップ３１が、図６に示されるようにチップ−オ
ン−リード実装装置３０を形成するチップ−オン−リー
ド型リードフレーム３３と共に使用される。表面取付は
パッドは、この実装装置には使用されない。シリコン半
導体チップ３１は、チップ−オン−リード型リードフレ
ーム３３上に座着する。シリコン半導体チップ３１とチ
ップ−オン−リード型フレーム３３との間のテープ３２
は、この半導体チップ３１をチップ−オン−リード型リ
ードフレーム３３に位置決めしかつ結合することを防接
する。シリコン半導体チップ３１の活性面は、チップ−
オン−リード型フレーム３３に結合される。シリコン半
導体チップ３１の活性面は、また、この実装の頂部へ向
く。 ［００１７］ 図７は、半導体（シリコン）チップ４１が粗化表面４９
を有するタブバク実装装置の横断面図である。タブバク
実装においては、チップ支持パッドは、使用されない。 リードフィンガ４５は、半導体チップ４１のポンディン
グパッドの上へ延びている。この結果、極めて薄い実装
となる。す・−ドーオンーチップ実装装置及びチップ−
オン−リード実装装置の場合におけるように、粗化表面
４９は、タブバック実装内で強力な接着を与えかつ実装
き裂を減少する。 ［００１８］ 図８は、フリップ−チップ実装装置５０が粗化不活性裏
側表面５９を有する場合の横断面図である。フリップ−
チップ実装装置においては、テープは使用されない、ワ
イヤボンドも使用されない、またチップ支持パッドも使
用されない。シリコン半導体チップは、その不活性裏側
を実装頂部へ向けるようにロフリツプ（反転）′° さ
れている。リードフィンガは、活性面上のポンディング
パッドの下へ延びかつここに溶融によって結合される。 ［００１９］ 本発明は、図示の実施例を参照して説明されたけれども
、この説明は限定的意味に解釈されることを意図するも
のではない。本発明の多様の実施例は、この説明を参照
するならば、当業者にとって明白になるであろう。した
がって、添付の特許請求の範囲は、本発明の真の範囲内
に包含されるようないかなる変形又は実施例にも及ぶこ
とを主張する。 ［００２０１ 【発明の効果］ 実装き裂を顕著に減少させる他に、シリコン半導体チッ
プ２１の不活性裏側への粗化表面２９の付加は、他の利
点も生じる。すなわち、実装き裂を回避するために表面
取付は前に集積回路実装のかり焼による口乾燥パを必要
としない。また、顧客への出荷に当たり（集積回路実装
装置のかり焼に続きこれらを密封バッグ内に置く）口乾
燥バッキング″を必要としない。所望の裏側チップ粗化
をシリコン半導体ウェハ裏研磨処理から得ることができ
るゆえに、シリコン半導体チップとプラスチックカプセ
ル封止材料との間に特別の接着増長処理を必要としない
。 ［００２１］ 以上に関連して更に次の項を開示する。 ［００２２］ （１） リード−オン−チップ型リードフレームへの
取付けに適合する半導体集積回路であって、 活性面と粗化裏側を有する集積回路であって前記活性面
はリード−オン−チップ型リードフレームに付着される
前記集積回路、を包含することを特徴とする前記半導体
集積回路。 ［００２３］ （２） 第１項記載の半導体集積回路において、前記粗
化裏側は表面仕上げパラメータＲａの約０．２０から０
．３６マイクロメードルの範囲を有することを特徴とす
る前記半導体集積回路。 ［００２４］ （３） チップ−オン−リード型リードフレームへの取
付けに適合する半導体集積回路であって、 活性面と粗化裏側を有する集積回路であって前記活性面
はチップーオンーリード型リードフレームに付着される
前記集積回路、を包含することを特徴とする前記半導体
集積回路。 ［００２５］ （４） 第３項記載の半導体集積回路において、前記粗
化裏側は表面仕上げパラメータＲａの約０．２０から０
．３６マイクロメードルの範囲を有することを特徴とす
る前記半導体集積回路。 ［００２６］ （５） タブバクテープへの取付けに適合する半導体集
積回路であって、活性面と粗化裏側を有する集積回路で
あって前記活性面はタブバクテープに付着される前記集
積回路、 を包含することを特徴とする前記半導体集積回路。 ［００２７］ （６） 第５項記載の半導体集積回路において、前記粗
化裏側は表面仕上げパラメータＲａの約０．２０から０
．３６マイクロメードルの範囲を有することを特徴とす
る前記半導体集積回路。 ［００２８］ （７） フリップ−チップ型リードフレームへの取付け
に適合する半導体集積回路であって、 活性面と粗化裏側を有する集積回路であって前記活性面
はフリップ−チップ型リードフレームに付着される前記
集積回路、を包含することを特徴とする前記半導体集積
回路。 ［００２９］ （８） 第７項記載の半導体集積回路において、前記粗
化裏側は表面仕上げパラメータＲａの約０．２０から０
．３６マイクロメードルの範囲を有することを特徴とす
る前記半導体集積回路。 ［００３０３ （９） リードフィンガを有するリード−オン−チッ
プ型リードフレームと、活性面と粗化裏側を有する集積
回路であって前記活性面は前記リード−オン−チップ型
リードフレームに付着される前記集積回路と、を包含す
ることを特徴とする前記半導体集積回路実装装置。 ［００３１］ （１０） 第９項記載の半導体集積回路実装装置であっ
て、さらに、前記リードフィンガが露出されるように前
記集積回路と前記リード−オン−チップ型リードフレー
ムを囲むカプセル封止材料、を包含することを特徴とす
る前記半導体集積回路実装装置。 ［００３２］ （１１） 第１０項記載の半導体集積回路実装装置にお
いて、前記カプセル封止材料はプラスチックであること
を特徴とする前記半導体集積回路実装装置。 ［００３３］ （１２） 第１１項記載の半導体集積回路実装装置にお
いて、前記粗化裏側は表面仕上げパラメータＲａの約０
．２０から０．３６マイクロメードルの範囲を有するこ
とを特徴とする前記半導体集積回路実装装置。 ［００３４］ （１３） リードフィンガを有するチップ−オン−リ
ード型リードフレームと活性面と粗化裏側を有する集積
回路であって前記活性面は前記チップ−オン−リード型
リードフレームに付着される前記集積回路と、を包含す
ることを特徴とする前記半導体集積回路実装装置。 ［００３５］ （１４） 第１３項記載の半導体集積回路実装装置であ
って、さらに、前記リードフィンガが露出されるように
前記集積回路と前記チップ−オン−リード型リードフレ
ームを囲むカプセル封止材料、を包含することを特徴と
する前記半導体集積回路実装装置。 ［００３６］ （１５） 第１４項記載の半導体集積回路実装装置にお
いて、前記カプセル封止材料はプラスチックであること
を特徴とする前記半導体集積回路実装装置。 ［００３７］ （１６） 第１５項記載の半導体集積回路実装装置にお
いて、前記粗化裏側は表面仕上げパラメータＲａの約０
．２０から０．３６マイクロメードルの範囲を有するこ
とを特徴とする前記半導体集積回路。 ［００３８］ （１７） リードフィンガを有するタブバクテープと
、活性面と粗化裏側を有する集積回路であって前記活性
面は前記タブバクテープに付着される前記集積回路と、 を包含することを特徴とする前記半導体集積回路実装装
置。 ［００３９］ （１８） 第１７項記載の半導体集積回路実装装置であ
って、さらに、前記リードフィンガが露出されるように
前記集積回路と前記タブバクテープを囲むカプセル封止
材料、 を包含することを特徴とする前記半導体集積回路実装装
置。 ［００４０３ （１９） 第１８項記載の半導体集積回路実装装置にお
いて、前記カプセル封止材料はプラスチックであること
を特徴とする前記半導体集積回路実装装置。 ［００４１］ （２０） 半導体集積回路の裏側を粗化するステップと
、リードフィンガを有するリード−オン−チップ型リー
ドフレームに半導・体集積回路の活性面を付着するステ
ップと、 前記リードフィンガを露出したまま材料で以て前記半導
体集積回路と前記リード−オン−チップ型リードフレー
ムとをカプセル封止するステップと、を包含することを
特徴とする半導体集積回路実装装置製造方法。 ［００４２］ （２１） 第２０項記載の半導体集積回路実装装置製造
方法において、前記材料はプラスチックであることを特
徴とする前記半導体集積回路実装装置製造方法［００４
３］ （２２） 第２１項記載の半導体集積回路実装装置製造
方法において、前記粗化するステップは前記裏側を表面
仕上げパラメータＲａの約０．２０から０． ３６マイ
クロメードルの範囲に粗化することを含むことを特徴と
する前記半導体集積回路実装装置製造方法。 ［００４４］ （２３） 半導体集積回路の裏側を粗化するステップと
、リードフィンガを有するチップ−オン−リード型リー
ドフレームに半導体集積回路の活性面を付着するステッ
プと、 前記リードフィンガを露出したまま材料で以て前記半導
体集積回路と前記チップ−オン−リード型リードフレー
ムとをカプセル封止するステップと、を包含することを
特徴とする半導体集積回路実装装置製造方法。 ［００４５］ （２４） 第２３項記載の半導体集積回路実装装置製造
方法において、前記材料はプラスチックであることを特
徴とする前記半導体集積回路実装装置製造方法［００４
６］ （２５） 第２４項記載の半導体集積回路実装装置製造
方法において、前記粗化するステップは前記裏側を表面
仕上げパラメータＲａの約０．２０から０． ３６マイ
クロメードルの範囲に粗化することを含むことを特徴と
する前記半導体集積回路実装装置製造方法。
【図月
典型的な半導体集積回路実装装置の横断面図。
【図２】
ａはカプセル封止材料を伴わないリード−オン−チップ
実装装置の分解斜視図すはカプセル封止材料が透明であ
るリード−オン−チップ実装装置の斜視図。 Ｃは図２ｂのリード−オン−チップ実装装置の横断面図
。
実装装置の分解斜視図すはカプセル封止材料が透明であ
るリード−オン−チップ実装装置の斜視図。 Ｃは図２ｂのリード−オン−チップ実装装置の横断面図
。
【図３】
カプセル封止材料内のき裂を示す図２ｂのリード−オン
−チップ実装装置の横断面図。
−チップ実装装置の横断面図。
【図４】
本発明による半導体チップの不活性面上の粗化表面を示
すリード−オン−チップ実装装置の横断面図。
すリード−オン−チップ実装装置の横断面図。
【図５】
本発明によるシリコン半導体チップ２１に対する粗化裏
側表面仕上げパラメータを示すグラフ図。
側表面仕上げパラメータを示すグラフ図。
【図６】
本発明による半導体チップの不活性面上の粗化表面を示
すチップ−オン−リード実装装置の横断面図。
すチップ−オン−リード実装装置の横断面図。
【図７】
本発明による半導体チップの不活性面上の粗化表面を示
すタブパック実装装置の横断面図。
すタブパック実装装置の横断面図。
【図８１
本発明による半導体チップの不活性面上の粗化表面を示
すフリップ−チップ実装装置の横断面図。 【符号の説明】 ２０ リード−オン−チップ実装装置 ２１ シリコン半導体チップ ２２ テープ ２３ リード−オン−チップ型リードフレーム２５ リ
ードフィンガ ２６ カプセル封止材料 ２９ 粗化表面 ３０ チップ−オン−リード実装装置 ３１ シリコン半導体チップ ３３ チップ−オン−リード型リードフレーム３５ リ
ードフィンガ ３９ 粗化表面 ４０ タブバック実装装置 １ ４５ ９ ０ ９ シリコン半導体チップ リードフィンガ 粗化表面 フリップ−チップ実装装置 粗化表面
すフリップ−チップ実装装置の横断面図。 【符号の説明】 ２０ リード−オン−チップ実装装置 ２１ シリコン半導体チップ ２２ テープ ２３ リード−オン−チップ型リードフレーム２５ リ
ードフィンガ ２６ カプセル封止材料 ２９ 粗化表面 ３０ チップ−オン−リード実装装置 ３１ シリコン半導体チップ ３３ チップ−オン−リード型リードフレーム３５ リ
ードフィンガ ３９ 粗化表面 ４０ タブバック実装装置 １ ４５ ９ ０ ９ シリコン半導体チップ リードフィンガ 粗化表面 フリップ−チップ実装装置 粗化表面
図面
【図１】
−４１１−
Ｔ、？開干ａ−冶５ＯＮ５４ （１１）
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
Claims (2)
- 【請求項１】リード−オン−チップ型リードフレームへ
の取付けに適合する半導体集積回路であって、 活性面と粗化裏側を有する集積回路であって前記活性面
はリード−オン−チップ型リードフレームに付着される
前記集積回路、を包含することを特徴とする前記集積回
路デバイス及びその実装中にクラックを防止する方法。 - 【請求項２】半導体集積回路の裏側を粗化するステップ
と、リードフィンガを有するリード−オン−チツプ型リ
ードフレームに半導体集積回路の活性面を付着するステ
ップと、 前記リードフィンガを露出したまま材料で以て前記半導
体集積回路と前記リード−オン−チップ型リードフレー
ムとをカプセル封止するステップと、を包含することを
特徴とする半導体集積回路デバイス及びその実装方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US45510589A | 1989-12-22 | 1989-12-22 | |
| US455105 | 1989-12-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03290954A true JPH03290954A (ja) | 1991-12-20 |
Family
ID=23807426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404834A Pending JPH03290954A (ja) | 1989-12-22 | 1990-12-21 | 実装中のき裂を防止する半導体集積回路及びその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03290954A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014181766A1 (ja) * | 2013-05-07 | 2014-11-13 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及び半導体装置の製造方法 |
-
1990
- 1990-12-21 JP JP2404834A patent/JPH03290954A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014181766A1 (ja) * | 2013-05-07 | 2014-11-13 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及び半導体装置の製造方法 |
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