JPH03273332A - 算術シフト回路 - Google Patents
算術シフト回路Info
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- JPH03273332A JPH03273332A JP7271890A JP7271890A JPH03273332A JP H03273332 A JPH03273332 A JP H03273332A JP 7271890 A JP7271890 A JP 7271890A JP 7271890 A JP7271890 A JP 7271890A JP H03273332 A JPH03273332 A JP H03273332A
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- JP
- Japan
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- shift
- output
- arithmetic
- circuit
- arithmetic shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 208000037516 chromosome inversion disease Diseases 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は算術シフト回路に関し、特に２の補数表現で表
された符号付固定小数点２進数の算術シフト回路に関す
る。
された符号付固定小数点２進数の算術シフト回路に関す
る。
従来技術
従来、この種の算術シフト回路は、入力オペランドの符
号部とシフト量をもとにして入力オペランドの１ビツト
毎に符号の拡張部を生成する構成になっていた。この従
来の回路について第２図を用いて詳しく説明する。
号部とシフト量をもとにして入力オペランドの１ビツト
毎に符号の拡張部を生成する構成になっていた。この従
来の回路について第２図を用いて詳しく説明する。
第２図には、８ビツトの符号付固定小数点データＸ−［
ＸＯ，ＸＩ 、Ｘ２．Ｘ３．Ｘ４．Ｘ５゜ＸＯ，Ｘ７］
を入力として３ビツトのシフト量ｎ−［ａｌ）、ａｌ、
ａ２］に応じて右算術シフトを行う回路の例が示されて
いる。なお、ＸＯは符号ビットとする。
ＸＯ，ＸＩ 、Ｘ２．Ｘ３．Ｘ４．Ｘ５゜ＸＯ，Ｘ７］
を入力として３ビツトのシフト量ｎ−［ａｌ）、ａｌ、
ａ２］に応じて右算術シフトを行う回路の例が示されて
いる。なお、ＸＯは符号ビットとする。
図において、レジスタｉｏｔ 、 １．０２に夫々シフ
ト量ｎ１ シフト対象データＸを入力し、格納する。
ト量ｎ１ シフト対象データＸを入力し、格納する。
論理シフタ１０６は、レジスタ１０２の出力ＤＯを入力
とし、レジスタ１０１の出力ＦＯをデコーダ１０５でデ
コードされたデコード信号Ｆ１に基づいて右論理シフト
して出力する。
とし、レジスタ１０１の出力ＦＯをデコーダ１０５でデ
コードされたデコード信号Ｆ１に基づいて右論理シフト
して出力する。
また、符号拡張部生成手段２０５は、シフト対象データ
Ｘの符号ビットＸＯ（Ｓ）とシフト量に応じて算術シフ
ト結果の符号拡張部を各ビット毎に生成する。これをさ
らに詳しく説明する。
Ｘの符号ビットＸＯ（Ｓ）とシフト量に応じて算術シフ
ト結果の符号拡張部を各ビット毎に生成する。これをさ
らに詳しく説明する。
今、シフト対象データＸ、すなわち入力オペランドの符
号を負とし、これを“１°で表すものとする。また、算
術シフト結果をＹ＝ ［ｙ（０） 、 ｙ（１）、
ｙ（２）、 ｙ（３）、 ｙ（４）、 ｙ（５
）、 ｙ（６）。
号を負とし、これを“１°で表すものとする。また、算
術シフト結果をＹ＝ ［ｙ（０） 、 ｙ（１）、
ｙ（２）、 ｙ（３）、 ｙ（４）、 ｙ（５
）、 ｙ（６）。
ｙ（７）］ とする。
すると、ｙ（１）に対応する符号拡張部ＥＯ（１）は、
入力データが負で、かつシフト量が１以上であれば、符
号拡張部は値“１”にならなければならなイノテ、論理
式ＥＯ（１）−ＸＯ＊ （ａＯ＋ａｌ ＋ａ２）で表さ
れる回路が符号拡張部生成手段２０５内に含まれること
となる。同様にしてビット２からビット７に対する符号
拡張部ＥＯ（２）、 ＥＯ（３）、・・・ＥＯ（７）
は値“１゛となるため、夫々論理式％式％） ） ） ） で表される回路も符号拡張部生成手段２０５内に含まれ
ることとなる。
入力データが負で、かつシフト量が１以上であれば、符
号拡張部は値“１”にならなければならなイノテ、論理
式ＥＯ（１）−ＸＯ＊ （ａＯ＋ａｌ ＋ａ２）で表さ
れる回路が符号拡張部生成手段２０５内に含まれること
となる。同様にしてビット２からビット７に対する符号
拡張部ＥＯ（２）、 ＥＯ（３）、・・・ＥＯ（７）
は値“１゛となるため、夫々論理式％式％） ） ） ） で表される回路も符号拡張部生成手段２０５内に含まれ
ることとなる。
また、符号拡張部の最上位ビットＥ ０（０）は入力オ
ペランドの符号を保存するので、論理式ＥＯ（０）−Ｘ
Ｏとなる。つまり、どのようにシフトしても符号が正し
くなるように、上記の各論理式に対応する回路が符号拡
張部生成手段２０５内に含まれる。
ペランドの符号を保存するので、論理式ＥＯ（０）−Ｘ
Ｏとなる。つまり、どのようにシフトしても符号が正し
くなるように、上記の各論理式に対応する回路が符号拡
張部生成手段２０５内に含まれる。
したがって、論理シフタ１０６の出力の各ビットをＤＩ
−［ｄｌ（０）、 ｄｌ（１）、 ｄｉ（２）、 ｄ
ｉ（３）、 ｄｌ（４）、 ｄｉ（５）、 ｄｌ（
１１）、 ｄｉ（７）］ とすると、算術シフト結果
Ｙの各ビットは、論理式ｙ（ｉ） −ｄｉ（ｆ）十Ｅ
０（ｆ） （ｆ＝（１，１，・・・ ７）で表され、
これを結合手段２０６で実現して、レジスタ１０９に算
術シフト結果Ｙを格納する。よって、レジスタ１０９に
はＸ／２°が保持されることとなる。
−［ｄｌ（０）、 ｄｌ（１）、 ｄｉ（２）、 ｄ
ｉ（３）、 ｄｌ（４）、 ｄｉ（５）、 ｄｌ（
１１）、 ｄｉ（７）］ とすると、算術シフト結果
Ｙの各ビットは、論理式ｙ（ｉ） −ｄｉ（ｆ）十Ｅ
０（ｆ） （ｆ＝（１，１，・・・ ７）で表され、
これを結合手段２０６で実現して、レジスタ１０９に算
術シフト結果Ｙを格納する。よって、レジスタ１０９に
はＸ／２°が保持されることとなる。
しかし、上述した従来の算術シフト回路は、シフト量に
応じて１ビツト毎に符号拡張部を生成する構成となって
いるので、入力オペランドのビット長が長い場合、符号
拡張生成手段について８常に多くの金物を必要とすると
いう欠点がある。
応じて１ビツト毎に符号拡張部を生成する構成となって
いるので、入力オペランドのビット長が長い場合、符号
拡張生成手段について８常に多くの金物を必要とすると
いう欠点がある。
さらに、ＬＳＩ等で回路を実現した場合、符号拡張生成
手段内のゲートの段数が均一とならず、各データバスの
遅延時間が均一にならなくなり、最大遅延時間が増大す
るという欠点もある。
手段内のゲートの段数が均一とならず、各データバスの
遅延時間が均一にならなくなり、最大遅延時間が増大す
るという欠点もある。
発明の目的
本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的は金物量の少ない算術シフト回路
を提供することである。
ものであり、その目的は金物量の少ない算術シフト回路
を提供することである。
発明の構成
本発明による算術シフト回路は、符号部を含むオペラン
ド及びシフト量を入力とし、前記シフト量に応じて前記
オペランドを右論理シフトする算術シフト回路であって
、前記符号部の値に応じて前記オペランド及びその反転
値を択一的に出力する第１の選択手段と、前記シフト量
に応じて前記第１の選択手段の出力を右論理シフトする
シフト手段と、前記符号部の値に応じて前記シフト手段
の出力及びその反転値を択一的に出力する第２の選択手
段とを有し、前記第２の選択手段の出力を算術シフト結
果としたことを特徴とする。
ド及びシフト量を入力とし、前記シフト量に応じて前記
オペランドを右論理シフトする算術シフト回路であって
、前記符号部の値に応じて前記オペランド及びその反転
値を択一的に出力する第１の選択手段と、前記シフト量
に応じて前記第１の選択手段の出力を右論理シフトする
シフト手段と、前記符号部の値に応じて前記シフト手段
の出力及びその反転値を択一的に出力する第２の選択手
段とを有し、前記第２の選択手段の出力を算術シフト結
果としたことを特徴とする。
実施例
次に、本発明について図面を参照して説明する。
第１図は本発明による算術シフト回路の一実施例の構成
をブロック図であり、第２図と同等部分は同一符号によ
り示されている。本例においては従来の技術で用いたの
と同じ、８ビツトの符号付固定小数点データＸ−［ＸＯ
，Ｘｉ、Ｘ２．ＸＢ。
をブロック図であり、第２図と同等部分は同一符号によ
り示されている。本例においては従来の技術で用いたの
と同じ、８ビツトの符号付固定小数点データＸ−［ＸＯ
，Ｘｉ、Ｘ２．ＸＢ。
Ｘ４．Ｘ５．ＸＢ、Ｘ７］について説明する。なお、本
例では符号拡張生成手段を設けず、２つの選択手段を設
けている。
例では符号拡張生成手段を設けず、２つの選択手段を設
けている。
まず、レジスタ１０１ 、１０２に夫々シフト量ｎ５シ
フト対象データＸを入力し、格納する。選択手段１０４
はレジスタ１０２の正極性の出力と負極性の出力（反転
値）、すなわちＡＯ−［ＸＯ，ＸＩ 。
フト対象データＸを入力し、格納する。選択手段１０４
はレジスタ１０２の正極性の出力と負極性の出力（反転
値）、すなわちＡＯ−［ＸＯ，ＸＩ 。
Ｘ２．ＸＢ、Ｘ４．Ｘ５．ＸＢ、Ｘ７］及び肩−［ＸＯ
，ＸＩ、Ｘ２．ＸＢ、Ｘ４．Ｘ５．Ｘ６Ｘ７］を入力と
し、１段のゲートからなる選択信号生成手段１０３から
出力される選択信号りに基づき、レジスタ１０２の値が
正であるならばＡＯを、レジスタ１０２の値が負である
ならば后を選択して出力する。本実施例においては、レ
ジスタ１０２の値が負であるため、ＢＯ−［ＸＯ、肩、
又］゛、Ｘ３．Ｘ４．Ｘ５．ＸＯ，Ｘ７］となる。
，ＸＩ、Ｘ２．ＸＢ、Ｘ４．Ｘ５．Ｘ６Ｘ７］を入力と
し、１段のゲートからなる選択信号生成手段１０３から
出力される選択信号りに基づき、レジスタ１０２の値が
正であるならばＡＯを、レジスタ１０２の値が負である
ならば后を選択して出力する。本実施例においては、レ
ジスタ１０２の値が負であるため、ＢＯ−［ＸＯ、肩、
又］゛、Ｘ３．Ｘ４．Ｘ５．ＸＯ，Ｘ７］となる。
論理シフタ１０６は、選択手段１０４の出力ＢＯを入力
とし、レジスタ１０１の値ＴＯをデコーダ１０５によっ
てデコードされたデコード信号Ｔｌに応じて右論理シフ
トを行い、ＣＯとして出力する。本実施例において、シ
フト量ｎ−３とすると、出力ＢＯを入力として右３ビツ
ト論理シフトを行うのでＣＯ−［０，０，０，ＸＯ’、
Ｘｉ、Ｘ２．Ｘ３゜■〕となる。
とし、レジスタ１０１の値ＴＯをデコーダ１０５によっ
てデコードされたデコード信号Ｔｌに応じて右論理シフ
トを行い、ＣＯとして出力する。本実施例において、シ
フト量ｎ−３とすると、出力ＢＯを入力として右３ビツ
ト論理シフトを行うのでＣＯ−［０，０，０，ＸＯ’、
Ｘｉ、Ｘ２．Ｘ３゜■〕となる。
選択手段１０ｇは、論理シフタ１０６の出力からインバ
ータゲート１０７を経た信号Ｃｏ −［０，０゜０、Ｘ
Ｏ，Ｘｌ、Ｘ２．ＸＯ，Ｘ４］及びＣ０−［１，１，１
，ＸＯ，Ｘｉ、Ｘ２．Ｘ３．Ｘ４］を入力として、選択
信号生成手段１０３から出力される選択信号りに基づい
て、レジスタ１０２の鎖が正（“０°）であるならばＣ
Ｏを、負（１“）であるならば口を選択し、出力する。
ータゲート１０７を経た信号Ｃｏ −［０，０゜０、Ｘ
Ｏ，Ｘｌ、Ｘ２．ＸＯ，Ｘ４］及びＣ０−［１，１，１
，ＸＯ，Ｘｉ、Ｘ２．Ｘ３．Ｘ４］を入力として、選択
信号生成手段１０３から出力される選択信号りに基づい
て、レジスタ１０２の鎖が正（“０°）であるならばＣ
Ｏを、負（１“）であるならば口を選択し、出力する。
本実施例ではレジスタ１０２の値は負であると仮定して
いるので、選択手段ｉｏｇの出力ＲはＲ−［１，１，１
゜ＸＯ，Ｘｉ、Ｘ２．Ｘ３．Ｘ４コとなる。これが算術
シフト結果である。
いるので、選択手段ｉｏｇの出力ＲはＲ−［１，１，１
゜ＸＯ，Ｘｉ、Ｘ２．Ｘ３．Ｘ４コとなる。これが算術
シフト結果である。
レジスタ１０９はこの算術シフト結果Ｒを格納し、保持
する。よって、レジスタ１０９にはＸ／２″′が保持さ
れることとなる。
する。よって、レジスタ１０９にはＸ／２″′が保持さ
れることとなる。
また、・本実施例においては、シフト量ｎが３ビツト、
シフト対象データＸが８ビツトの場合にっ、いて説明し
たが、それらのビット数が増加しても、金物量は増加せ
ずに済むのである。
シフト対象データＸが８ビツトの場合にっ、いて説明し
たが、それらのビット数が増加しても、金物量は増加せ
ずに済むのである。
なお、２進数に限らず、１０進数、１６進数等について
も同様に算術シフト回路を構成できることは明らかであ
る。
も同様に算術シフト回路を構成できることは明らかであ
る。
発明の詳細
な説明したように本発明は、符号の拡張部を入力オペラ
ンドの符号とシフト量から１ビツト毎に生成する構成を
とらず、選択回路で生成することにより、ビット長の長
い算術シフト回路も少ない金物量で実現できるという効
果かある。また、データバスの論理段数を均一に構成す
ることが可能であるため、データ遅延時間を均一にでき
るという効果もある。
ンドの符号とシフト量から１ビツト毎に生成する構成を
とらず、選択回路で生成することにより、ビット長の長
い算術シフト回路も少ない金物量で実現できるという効
果かある。また、データバスの論理段数を均一に構成す
ることが可能であるため、データ遅延時間を均一にでき
るという効果もある。
さらにまた、１ビット単位に論理を構成する必要がない
ため、回路設計が容易であるという効果もある。
ため、回路設計が容易であるという効果もある。
第１図は本発明の実施例による算術シフト回路の構成を
示すブロック図、第２図は従来の算術シフト回路の構成
を示すブロック図である。 主要部分の符号の説明 １０１．１０２・・・・・・レジスタ １０４．１０８・・・・・・選択手段 １０Ｂ・・・・・・論理シフタ １０７・・・・・・インバータゲート
示すブロック図、第２図は従来の算術シフト回路の構成
を示すブロック図である。 主要部分の符号の説明 １０１．１０２・・・・・・レジスタ １０４．１０８・・・・・・選択手段 １０Ｂ・・・・・・論理シフタ １０７・・・・・・インバータゲート
Claims (1)
- （１）符号部を含むオペランド及びシフト量を入力とし
、前記シフト量に応じて前記オペランドを右論理シフト
する算術シフト回路であって、前記符号部の値に応じて
前記オペランド及びその反転値を択一的に出力する第１
の選択手段と、前記シフト量に応じて前記第１の選択手
段の出力を右論理シフトするシフト手段と、前記符号部
の値に応じて前記シフト手段の出力及びその反転値を択
一的に出力する第２の選択手段とを有し、前記第２の選
択手段の出力を算術シフト結果としたことを特徴とする
算術シフト回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271890A JPH03273332A (ja) | 1990-03-22 | 1990-03-22 | 算術シフト回路 |
| CA 2038673 CA2038673A1 (en) | 1990-03-22 | 1991-03-20 | Arithmetic shift circuit |
| AU73699/91A AU7369991A (en) | 1990-03-22 | 1991-03-20 | Arithmetic shift circuit |
| EP19910104435 EP0448097A3 (en) | 1990-03-22 | 1991-03-21 | Arithmetic shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7271890A JPH03273332A (ja) | 1990-03-22 | 1990-03-22 | 算術シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03273332A true JPH03273332A (ja) | 1991-12-04 |
Family
ID=13497416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7271890A Pending JPH03273332A (ja) | 1990-03-22 | 1990-03-22 | 算術シフト回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0448097A3 (ja) |
| JP (1) | JPH03273332A (ja) |
| AU (1) | AU7369991A (ja) |
| CA (1) | CA2038673A1 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648438A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Data processor |
| JPH073653B2 (ja) * | 1987-06-30 | 1995-01-18 | 三菱電機株式会社 | シフタ |
-
1990
- 1990-03-22 JP JP7271890A patent/JPH03273332A/ja active Pending
-
1991
- 1991-03-20 CA CA 2038673 patent/CA2038673A1/en not_active Abandoned
- 1991-03-20 AU AU73699/91A patent/AU7369991A/en not_active Abandoned
- 1991-03-21 EP EP19910104435 patent/EP0448097A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| AU7369991A (en) | 1991-10-03 |
| EP0448097A2 (en) | 1991-09-25 |
| EP0448097A3 (en) | 1993-01-07 |
| CA2038673A1 (en) | 1991-09-23 |
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