JPH073653B2 - シフタ - Google Patents
シフタInfo
- Publication number
- JPH073653B2 JPH073653B2 JP62164331A JP16433187A JPH073653B2 JP H073653 B2 JPH073653 B2 JP H073653B2 JP 62164331 A JP62164331 A JP 62164331A JP 16433187 A JP16433187 A JP 16433187A JP H073653 B2 JPH073653 B2 JP H073653B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- shifter
- input
- bit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49994—Sign extension
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はシフタに関し、特に、被シフトデータをシフ
トデータに基づいて、算術右シフトを行なうようなシフ
タに関する。
トデータに基づいて、算術右シフトを行なうようなシフ
タに関する。
［従来の技術］ 第５図は従来のシフタを示す概略ブロック図であり、第
６図は同じくシフタアレイの具体的な電気回路図であ
る。
６図は同じくシフタアレイの具体的な電気回路図であ
る。
まず、第５図および第６図を参照して、従来のシフタの
構成について説明する。シフタアレイ５は被シフトデー
タをシフトデータで指定されたビット幅だけ右シフトを
行なう。このシフタアレイ５は第６図に示すように、入
力端子D5ないしD0に被シフトデータが入力され、入力端
子SF5ないしSF0にはシフトデータが入力され、シフト結
果は出力端子SD5ないしSD0に導出される。
構成について説明する。シフタアレイ５は被シフトデー
タをシフトデータで指定されたビット幅だけ右シフトを
行なう。このシフタアレイ５は第６図に示すように、入
力端子D5ないしD0に被シフトデータが入力され、入力端
子SF5ないしSF0にはシフトデータが入力され、シフト結
果は出力端子SD5ないしSD0に導出される。
さらに、シフタアレイ５はトランスミッションゲートと
して動作するＮチャネルMOSトランジスタ600ないし605,
610ないし615,620ないし625,630ないし635,640ないし64
5,650ないし655を含む。トランジスタ600ないし605の各
ゲートは入力端子SF0に接続され、トランジスタ610ない
し615の各ゲートは入力端子SF1に接続され、トランジス
タ620ないし625の各ゲートは入力端子SF2に接続され、
トラジスタ630ないし635の各ゲートは入力端子SF3に接
続され、入力端子640ないし645の各ゲートは入力端子SF
4に接続され、トランジスタ650ないし655の各ゲートは
入力端子SF6に接続される。
して動作するＮチャネルMOSトランジスタ600ないし605,
610ないし615,620ないし625,630ないし635,640ないし64
5,650ないし655を含む。トランジスタ600ないし605の各
ゲートは入力端子SF0に接続され、トランジスタ610ない
し615の各ゲートは入力端子SF1に接続され、トランジス
タ620ないし625の各ゲートは入力端子SF2に接続され、
トラジスタ630ないし635の各ゲートは入力端子SF3に接
続され、入力端子640ないし645の各ゲートは入力端子SF
4に接続され、トランジスタ650ないし655の各ゲートは
入力端子SF6に接続される。
トランジスタ600,610,620,630,640,650の各ソースは出
力端子SD0に接続され、トランジスタ601,611,621,631,6
41,651の各ソースは出力端子SD1に接続され、トランジ
スタ602,612,622,632,642,652の各ソースは出力端子SD2
に接続され、トランジスタ603,613,623,633,643,653の
各ソースは出力端子SD3に接続され、トランジスタ604,6
14,624,634,644,654の各ソースは出力端子SD4に接続さ
れ、トランジスタ605,615,625,635,645,55の各ソースは
出力端子SD5に接続される。
力端子SD0に接続され、トランジスタ601,611,621,631,6
41,651の各ソースは出力端子SD1に接続され、トランジ
スタ602,612,622,632,642,652の各ソースは出力端子SD2
に接続され、トランジスタ603,613,623,633,643,653の
各ソースは出力端子SD3に接続され、トランジスタ604,6
14,624,634,644,654の各ソースは出力端子SD4に接続さ
れ、トランジスタ605,615,625,635,645,55の各ソースは
出力端子SD5に接続される。
トランジスタ600のドレインは入力端子D0に接続され、
トランジスタ601のドレインは入力端子D1に接続され、
トランジスタ602のドレインは入力端子D2に接続され、
トランジスタ603のドレインは入力端子D3に接続され、
トランジスタ604のドレインは入力端子D4に接続され、
トランジスタ605のドレインは入力端子D5に接続され
る。さらに、トランジスタ610ないし614,620ないし624,
630ないし634,640ないし644,650ないし654のそれぞれの
ドレインは隣接する上位ビットの入力端子に接続され
る。
トランジスタ601のドレインは入力端子D1に接続され、
トランジスタ602のドレインは入力端子D2に接続され、
トランジスタ603のドレインは入力端子D3に接続され、
トランジスタ604のドレインは入力端子D4に接続され、
トランジスタ605のドレインは入力端子D5に接続され
る。さらに、トランジスタ610ないし614,620ないし624,
630ないし634,640ないし644,650ないし654のそれぞれの
ドレインは隣接する上位ビットの入力端子に接続され
る。
次に、第５図および第６図に示した従来のシフタの動作
について説明する。入力端子SF0ないしSF5に入力される
シフトデータのうちの１つのビットであるSFi（ｉ＝５
〜０）を“H"レベルにすることによって、入力端子D5〜
D0に入力された被シフトデータがｉビット右にシフトさ
れ、出力端子SD5〜SD0に出力される。
について説明する。入力端子SF0ないしSF5に入力される
シフトデータのうちの１つのビットであるSFi（ｉ＝５
〜０）を“H"レベルにすることによって、入力端子D5〜
D0に入力された被シフトデータがｉビット右にシフトさ
れ、出力端子SD5〜SD0に出力される。
［発明が解決しようとする問題点］ 上述の第５図および第６図に示したシフタにおいて、入
力端子D5〜D0に入力された被シフトデータが算術データ
である場合において、ｉビットの右シフトを行なう場合
に、SFi1より上位の位置にあるビット位置について、符
号の拡張を行なわなければならない。このために、第６
図の点線で示すように、符号拡張を行なうためのトラン
ジスタ615,624,625,633ないし635,642ないし645,651な
いし655を設ける必要がある。
力端子D5〜D0に入力された被シフトデータが算術データ
である場合において、ｉビットの右シフトを行なう場合
に、SFi1より上位の位置にあるビット位置について、符
号の拡張を行なわなければならない。このために、第６
図の点線で示すように、符号拡張を行なうためのトラン
ジスタ615,624,625,633ないし635,642ないし645,651な
いし655を設ける必要がある。
すなわち、被シフトデータ“101000"を入力端子D5ない
しD0に入力した場合、この被シフトデータのMSB（最上
位ビット）は“1"であり、負であることを示している。
一方、入力端子SF5ないしSF0にシフトデータ“000100"
を入力すると、第６図に示す点線内のトランジスタがな
ければ、右に２ビットシフトした結果は、“001010"と
なる。しかし、このままでは、MSBが“0"であり、正で
あることを示すことになる。そこで、点線内のトランジ
スタを設けると、シフトされた結果は“111010"とな
り、MSBが“1"であり、負を示し、符号拡張が行なわれ
たことになる。このように、第６図に示した従来のシフ
タは、算術右シフト時における符号拡張のために、被シ
フトデータの最上位ビットを伝える必要があることか
ら、シフタアレイ内のトランジスタの数が増加するとい
う問題点があった。
しD0に入力した場合、この被シフトデータのMSB（最上
位ビット）は“1"であり、負であることを示している。
一方、入力端子SF5ないしSF0にシフトデータ“000100"
を入力すると、第６図に示す点線内のトランジスタがな
ければ、右に２ビットシフトした結果は、“001010"と
なる。しかし、このままでは、MSBが“0"であり、正で
あることを示すことになる。そこで、点線内のトランジ
スタを設けると、シフトされた結果は“111010"とな
り、MSBが“1"であり、負を示し、符号拡張が行なわれ
たことになる。このように、第６図に示した従来のシフ
タは、算術右シフト時における符号拡張のために、被シ
フトデータの最上位ビットを伝える必要があることか
ら、シフタアレイ内のトランジスタの数が増加するとい
う問題点があった。
それゆえに、この発明に主たる目的は、シフタアレイ内
のトランジスタの数を低減できるようなシフタを提供す
ることである。
のトランジスタの数を低減できるようなシフタを提供す
ることである。
［問題点を解決するための手段］ この発明は第１のデータを第２のデータにより指定され
たビット幅だけシフトを行なうシフタであって、シフタ
アレイの入力側と出力側とにそれぞれ反転手段を設け、
第１のデータを最上位ビットが特定のデータであれば第
１のデータを反転し、特定のデータでなければそのまま
シフタアレイに与えてシフトを行ない、シフタアレイの
出力側では、第１のデータの最上位ビットが特定のデー
タであれば、シフトされた結果のデータのビットを反転
して出力し、特定のデータでなければ反転することなく
そのまま出力するように構成したものである。
たビット幅だけシフトを行なうシフタであって、シフタ
アレイの入力側と出力側とにそれぞれ反転手段を設け、
第１のデータを最上位ビットが特定のデータであれば第
１のデータを反転し、特定のデータでなければそのまま
シフタアレイに与えてシフトを行ない、シフタアレイの
出力側では、第１のデータの最上位ビットが特定のデー
タであれば、シフトされた結果のデータのビットを反転
して出力し、特定のデータでなければ反転することなく
そのまま出力するように構成したものである。
［作用］ この発明に係るシフタは、シフタアレイの入出力のデー
タの各ビットを反転できる反転手段を設けたことによっ
て、符号拡張のデータを被シフトデータの正負にかかわ
らず一致させることができ、シフタアレイ内のトランジ
スタのようなスイッチング素子の数を低減できる。
タの各ビットを反転できる反転手段を設けたことによっ
て、符号拡張のデータを被シフトデータの正負にかかわ
らず一致させることができ、シフタアレイ内のトランジ
スタのようなスイッチング素子の数を低減できる。
［発明の実施例］ 第１図はこの発明の一実施例の概略ブロック図であり、
第２図は第１図に示したシフタアレイの電気回路図であ
り、第３図は第１図に示した入力反転器の電気回路図で
あり、第４図は第１図に示した出力反転器の電気回路図
である。
第２図は第１図に示したシフタアレイの電気回路図であ
り、第３図は第１図に示した入力反転器の電気回路図で
あり、第４図は第１図に示した出力反転器の電気回路図
である。
次に、第１図ないし第４図を参照して、この発明の一実
施例の構成について説明する。まず、第１図において、
シフタアレイ３の入力側には入力反転器２が設けられ、
出力側には出力反転器４が設けられる。入力反転器２は
被シフトデータのMSBの内容に従って、被シフトデータ
の各ビットを反転してシフタアレイ３に入力するもので
ある。シフタアレイ３には前述の第３図に示した従来の
シフタと同様にしてシフトデータが与えられる。シフタ
アレイ３のシフト結果は出力反転器４に与えられる。こ
の出力反転器４は被シフトデータのMSBの内容に従っ
て、シフトされた結果を反転して出力するものである。
施例の構成について説明する。まず、第１図において、
シフタアレイ３の入力側には入力反転器２が設けられ、
出力側には出力反転器４が設けられる。入力反転器２は
被シフトデータのMSBの内容に従って、被シフトデータ
の各ビットを反転してシフタアレイ３に入力するもので
ある。シフタアレイ３には前述の第３図に示した従来の
シフタと同様にしてシフトデータが与えられる。シフタ
アレイ３のシフト結果は出力反転器４に与えられる。こ
の出力反転器４は被シフトデータのMSBの内容に従っ
て、シフトされた結果を反転して出力するものである。
シフタアレイ３は前述の第６図と同様にして構成される
が、第６図における点線内のトランジスタは省略されて
いる。但し、出力端子SD0ないしSD5にはそれぞれプルダ
ウンのための抵抗70ないし75が接続されている。
が、第６図における点線内のトランジスタは省略されて
いる。但し、出力端子SD0ないしSD5にはそれぞれプルダ
ウンのための抵抗70ないし75が接続されている。
入力反転器２は第３図に示すように、EXORゲート80ない
し85を含み、それぞれの一方入力端には、被シフトデー
タのMSBが共通的に与えられ、それぞれの他方入力端に
は被シフトデータが与えられる。そして、EXORゲート85
ないし80の各出力が第２図に示したシフタアレイの入力
端子D5ないしD0に与えられる。
し85を含み、それぞれの一方入力端には、被シフトデー
タのMSBが共通的に与えられ、それぞれの他方入力端に
は被シフトデータが与えられる。そして、EXORゲート85
ないし80の各出力が第２図に示したシフタアレイの入力
端子D5ないしD0に与えられる。
また、出力反転器４は第４図に示すように、EXORゲート
90ないし95を含み、それぞれの一方入力端には被シフト
データのMSBが与えられ、それぞれの他方入力端は第２
図に示したシフタアレイ３の出力端SD5ないしSD0に接続
される。そして、EXORゲート95ないし90の各出力端から
シフト結果が出力される。
90ないし95を含み、それぞれの一方入力端には被シフト
データのMSBが与えられ、それぞれの他方入力端は第２
図に示したシフタアレイ３の出力端SD5ないしSD0に接続
される。そして、EXORゲート95ないし90の各出力端から
シフト結果が出力される。
次に、第１図ないし第４図を参照して、この発明の一実
施例の動作について説明する。なお、この実施例におけ
るシフタの動作は、大きく分けて、被シフトデータが正
の場合と負の場合に分かれるので、以下では、それぞれ
場合について具体的に説明していくことにする。
施例の動作について説明する。なお、この実施例におけ
るシフタの動作は、大きく分けて、被シフトデータが正
の場合と負の場合に分かれるので、以下では、それぞれ
場合について具体的に説明していくことにする。
まず、第１の例として、シフトデータが“000100"であ
り、被シフトデータが“010111"の場合（つまり、被シ
フトデータが正の場合）について説明する。被シフトデ
ータが“010111"であるときには、MSBは“0"であり、こ
のMSBが入力反転器２に含まれる各EXORゲート85ないし8
0のそれぞれの一方入力端に共通的に与えられるととも
に、出力反転器４に含まれる各EXORゲート95ないし90の
それぞれの一方入力端に与えられる。また、被シフトデ
ータ“010111"は入力反転器２のEXORゲート85ないし80
の他方入力端に与えられる。入力反転器２および出力反
転器４は、MSBとして“1"を入力したときには、それぞ
れの入力データの各ビットを反転して出力し、MSBとし
て“0"を入力したときには、入力データの各ビットを反
転しないで出力する。よって、MSBが“0"であるこの例
においては、各入力データを反転しないで出力すること
になる。
り、被シフトデータが“010111"の場合（つまり、被シ
フトデータが正の場合）について説明する。被シフトデ
ータが“010111"であるときには、MSBは“0"であり、こ
のMSBが入力反転器２に含まれる各EXORゲート85ないし8
0のそれぞれの一方入力端に共通的に与えられるととも
に、出力反転器４に含まれる各EXORゲート95ないし90の
それぞれの一方入力端に与えられる。また、被シフトデ
ータ“010111"は入力反転器２のEXORゲート85ないし80
の他方入力端に与えられる。入力反転器２および出力反
転器４は、MSBとして“1"を入力したときには、それぞ
れの入力データの各ビットを反転して出力し、MSBとし
て“0"を入力したときには、入力データの各ビットを反
転しないで出力する。よって、MSBが“0"であるこの例
においては、各入力データを反転しないで出力すること
になる。
すなわち、被シフトデータ“010111"は入力反転器２を
通ってそのまま“010111"として、シフタアレイ３の入
力端子D5ないしD0に入力される。このとき、シフトデー
タ“000100"が入力端子SF5ないしSF0に入力されるの
で、出力端子SD5ないしSD0には右に２ビットシフトされ
たデータ“000101"が出力されることになる。
通ってそのまま“010111"として、シフタアレイ３の入
力端子D5ないしD0に入力される。このとき、シフトデー
タ“000100"が入力端子SF5ないしSF0に入力されるの
で、出力端子SD5ないしSD0には右に２ビットシフトされ
たデータ“000101"が出力されることになる。
出力反転器４は、この例では入力データを反転せずに出
力するので、結果として得られるデータは出力端子SD5
ないしSD0に現われた“000101"となる。この結果は、前
記被シフトデータ“010111"をシフトデータ“000100"の
幅、すなわち２ビット幅だけ符号拡張してシフトしたも
のであり、求めなければならない結果と一致する。
力するので、結果として得られるデータは出力端子SD5
ないしSD0に現われた“000101"となる。この結果は、前
記被シフトデータ“010111"をシフトデータ“000100"の
幅、すなわち２ビット幅だけ符号拡張してシフトしたも
のであり、求めなければならない結果と一致する。
次に、第２の例として、シフトデータが“000100"であ
り、被シフトデータが“101000"（つまり、被シフトデ
ータが負の場合）について説明する。
り、被シフトデータが“101000"（つまり、被シフトデ
ータが負の場合）について説明する。
前述の第１の例と同様にして、被シフトデータ“10100
0"において、MSBは“1"となるので、入力反転器２およ
び出力反転器４はそれぞれ入力データを反転して出力す
る。したがって、被シフトデータは入力反転器２によっ
て反転され、“010111"となり、シフタアレイ３の入力
端子D5ないしD0に入力される。ことき、シフトデータ
“000100"が入力端子SF5ないしSF0に入力されるので、
被シフトデータ“010111"が右に２ビットシフトされて
出力端子SD5ないしSD0には、“000101"が出力されるこ
とになる。出力反転器４は、この例では入力データを反
転して出力するので、結果として得られるデータは出力
端子SD5ないしSD0に出力される“000101"の各ビットを
反転した信号である“111010"となる。この結果は、前
記被シフトデータの“101000"をシフトデータ“000100"
の分だけ、つまり２ビット幅だけ右に符号拡張してシフ
トしたものであり、求めなければならない結果と一致す
る。
0"において、MSBは“1"となるので、入力反転器２およ
び出力反転器４はそれぞれ入力データを反転して出力す
る。したがって、被シフトデータは入力反転器２によっ
て反転され、“010111"となり、シフタアレイ３の入力
端子D5ないしD0に入力される。ことき、シフトデータ
“000100"が入力端子SF5ないしSF0に入力されるので、
被シフトデータ“010111"が右に２ビットシフトされて
出力端子SD5ないしSD0には、“000101"が出力されるこ
とになる。出力反転器４は、この例では入力データを反
転して出力するので、結果として得られるデータは出力
端子SD5ないしSD0に出力される“000101"の各ビットを
反転した信号である“111010"となる。この結果は、前
記被シフトデータの“101000"をシフトデータ“000100"
の分だけ、つまり２ビット幅だけ右に符号拡張してシフ
トしたものであり、求めなければならない結果と一致す
る。
上述のごとくシフタを構成することによって、符号拡張
を伴なって算術右シフトが行なわれることが示された。
そして、第２図に示したようなシフタアレイ３では、プ
ルダウン用の抵抗70ないし75が必要となるが、前述の第
６図に示した従来のシフタにおける点線で示されるよう
なトランジスタを省くことができるので、全体としてシ
フタアレイ３内で必要なトランジスタの数を低減でき
る。
を伴なって算術右シフトが行なわれることが示された。
そして、第２図に示したようなシフタアレイ３では、プ
ルダウン用の抵抗70ないし75が必要となるが、前述の第
６図に示した従来のシフタにおける点線で示されるよう
なトランジスタを省くことができるので、全体としてシ
フタアレイ３内で必要なトランジスタの数を低減でき
る。
なお、上述の実施例においては、被シフトデータとシフ
トデータの幅がそれぞれ６ビットの場合についての構成
例を示したが、一般に被シフトデータとシフトデータの
幅がｎビット（ｎは自然数）の場合であってもよい。ま
た、被シフトデータとシフトデータの幅が互いに異なっ
ていてもよく、いずれの場合にも上述の実施例と同様の
効果を得ることができる。
トデータの幅がそれぞれ６ビットの場合についての構成
例を示したが、一般に被シフトデータとシフトデータの
幅がｎビット（ｎは自然数）の場合であってもよい。ま
た、被シフトデータとシフトデータの幅が互いに異なっ
ていてもよく、いずれの場合にも上述の実施例と同様の
効果を得ることができる。
［発明の効果］ 以上のように、この発明によれば、シフタアレイの入出
力を反転することのできる反転手段を設け、被シフトデ
ータの最上位ビットに基づいて、シフトアレイの入出力
データを反転できるように構成したので、符号拡張のた
めのシフタアレイ内のスイッチング素子の数を低減でき
る。
力を反転することのできる反転手段を設け、被シフトデ
ータの最上位ビットに基づいて、シフトアレイの入出力
データを反転できるように構成したので、符号拡張のた
めのシフタアレイ内のスイッチング素子の数を低減でき
る。
第１図はこの発明の一実施例によるシフタの概略ブロッ
ク図である。第２図は第１図に示したシフタアレイの電
気回路図である。第３図は第１図に示した入力反転器の
電気回路図である。第４図は第１図に示した出力反転器
の電気回路図である。第５図は従来のシフタの概略ブロ
ック図である。第６図は従来のシフタに含まれるシフタ
アレイの電気回路図である。 図において、２は入力反転器、３はシフタアレイ、４は
出力反転器、80ないし85,90ないし95はEXORゲート、600
ないし605,610ないし614,620ないし623,630ないし632,6
40,641,650はＮチャネルMOSトランジスタを示す。
ク図である。第２図は第１図に示したシフタアレイの電
気回路図である。第３図は第１図に示した入力反転器の
電気回路図である。第４図は第１図に示した出力反転器
の電気回路図である。第５図は従来のシフタの概略ブロ
ック図である。第６図は従来のシフタに含まれるシフタ
アレイの電気回路図である。 図において、２は入力反転器、３はシフタアレイ、４は
出力反転器、80ないし85,90ないし95はEXORゲート、600
ないし605,610ないし614,620ないし623,630ないし632,6
40,641,650はＮチャネルMOSトランジスタを示す。
Claims (4)
- 【請求項１】第１のデータを第２のデータにより指定さ
れたビット幅だけシフトを行なうシフタであって、 前記第１のデータの最上位ビットが特定のデータであれ
ば、前記第１のデータのビットを反転したデータを第３
のデータとして出力し、前記最上位ビットが特定のデー
タでなければ、前記第１のデータを第３のデータとして
出力する第１の反転手段、 前記第３のデータを前記第２のデータにより指定された
ビット幅だけシフトを行ない、第４のデータを生成する
シフタアレイ、および 前記最上位ビットが特定のデータであれば、前記第４の
データのビットを反転して出力し、前記最上位ビットが
特定のデータでなければ前記第４のデータのビットを反
転しないで出力する第２の反転手段を備えた、シフタ。 - 【請求項２】前記シフタアレイは、前記第２のデータに
より指定されたビット幅だけ上位ビットのデータを順次
下位ビットに向けて出力するスイッチング素子を含む、
特許請求の範囲第１項記載のシフタ。 - 【請求項３】前記第１の反転手段は、それぞれ前記第１
のデータの各ビットのデータを個別的に受けるととも
に、前記第１のデータの最上位ビットのデータを共通的
に受ける第１の排他的論理ゲートを含む、特許請求の範
囲第１項記載のシフタ。 - 【請求項４】前記第２の反転手段は、それぞれが前記シ
フタアレイの出力を個別的に受けるとともに、前記第１
のデータの最上位ビットのデータを共通的に受ける第２
の排他的論理ゲートを含む、特許請求の範囲第２項また
は第３項記載のシフタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164331A JPH073653B2 (ja) | 1987-06-30 | 1987-06-30 | シフタ |
| US07/159,869 US4890251A (en) | 1987-06-30 | 1988-02-24 | Arithmetic shifter with sign extend facility |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62164331A JPH073653B2 (ja) | 1987-06-30 | 1987-06-30 | シフタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01271833A JPH01271833A (ja) | 1989-10-30 |
| JPH073653B2 true JPH073653B2 (ja) | 1995-01-18 |
Family
ID=15791140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62164331A Expired - Lifetime JPH073653B2 (ja) | 1987-06-30 | 1987-06-30 | シフタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4890251A (ja) |
| JP (1) | JPH073653B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075879A (en) * | 1989-10-13 | 1991-12-24 | Motorola, Inc. | Absolute value decoder |
| JPH03273332A (ja) * | 1990-03-22 | 1991-12-04 | Koufu Nippon Denki Kk | 算術シフト回路 |
| JPH0421025A (ja) * | 1990-05-15 | 1992-01-24 | Toshiba Corp | 左右シフタ |
| JPH0484317A (ja) * | 1990-07-27 | 1992-03-17 | Nec Corp | 算術論理演算ユニット |
| EP0871108B1 (en) * | 1991-03-11 | 2000-09-13 | MIPS Technologies, Inc. | Backward-compatible computer architecture with extended word size and address space |
| JP3219880B2 (ja) * | 1992-12-22 | 2001-10-15 | 株式会社鷹山 | 乗算回路 |
| US5424967A (en) * | 1993-11-29 | 1995-06-13 | Hewlett-Packard Company | Shift and rounding circuit and method |
| ZA9510127B (en) * | 1994-12-01 | 1996-06-06 | Intel Corp | Novel processor having shift operations |
| US6738793B2 (en) * | 1994-12-01 | 2004-05-18 | Intel Corporation | Processor capable of executing packed shift operations |
| US6078937A (en) * | 1996-12-19 | 2000-06-20 | Vlsi Technology, Inc. | Barrel shifter, circuit and method of manipulating a bit pattern |
| US6035310A (en) * | 1997-12-19 | 2000-03-07 | Advanced Micro Devices, Inc. | Method and circuit for performing a shift arithmetic right operation |
| JP4532669B2 (ja) * | 2000-05-16 | 2010-08-25 | 株式会社アドバンテスト | 時間測定装置、半導体デバイス試験装置 |
| US6654774B1 (en) * | 2000-09-26 | 2003-11-25 | Fujitsu Limited | Generation of sign extended shifted numerical values |
| US7124237B2 (en) * | 2002-10-03 | 2006-10-17 | Seagate Technology Llc | Virtual machine emulation in the memory space of a programmable processor |
| US8631056B2 (en) * | 2008-01-09 | 2014-01-14 | Qualcomm Incorporated | Processor and method of determining a normalization count |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4396994A (en) * | 1980-12-31 | 1983-08-02 | Bell Telephone Laboratories, Incorporated | Data shifting and rotating apparatus |
| US4583197A (en) * | 1983-06-30 | 1986-04-15 | International Business Machines Corporation | Multi-stage pass transistor shifter/rotator |
-
1987
- 1987-06-30 JP JP62164331A patent/JPH073653B2/ja not_active Expired - Lifetime
-
1988
- 1988-02-24 US US07/159,869 patent/US4890251A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01271833A (ja) | 1989-10-30 |
| US4890251A (en) | 1989-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH073653B2 (ja) | シフタ | |
| EP0493835A2 (en) | An arithmetic operation unit having bit inversion function | |
| US4845655A (en) | Carry circuit suitable for a high-speed arithmetic operation | |
| US3970833A (en) | High-speed adder | |
| JPH0337715A (ja) | ビット順反転回路 | |
| US5325321A (en) | High speed parallel multiplication circuit having a reduced number of gate stages | |
| JPH0546363A (ja) | 除算器 | |
| EP0661820A2 (en) | Parallel-to-serial data conversion circuit | |
| CN100541417C (zh) | 逐位进位加法器 | |
| JPH11215008A (ja) | 復号回路 | |
| US5442801A (en) | Arithmetic and logic unit | |
| US6522690B1 (en) | Zero determination signal generating circuit | |
| JP3351672B2 (ja) | 加算器 | |
| US5239499A (en) | Logical circuit that performs multiple logical operations in each stage processing unit | |
| JP2624342B2 (ja) | バレルシフタ | |
| KR100216319B1 (ko) | 엘씨디 패널 구동 회로 | |
| JPS6336360Y2 (ja) | ||
| JPS62184534A (ja) | 演算回路 | |
| JPS5846732B2 (ja) | 論理演算回路 | |
| JPH05241700A (ja) | バス回路 | |
| EP0448097A2 (en) | Arithmetic shift circuit | |
| JPH0438520A (ja) | ２進数データ変換装置 | |
| JPH0756713A (ja) | 全加算回路 | |
| JPS62115528A (ja) | 双方向バレルシフタ | |
| JPH06290022A (ja) | シフタ |