JPH0546363A - 除算器 - Google Patents
除算器Info
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- JPH0546363A JPH0546363A JP3223501A JP22350191A JPH0546363A JP H0546363 A JPH0546363 A JP H0546363A JP 3223501 A JP3223501 A JP 3223501A JP 22350191 A JP22350191 A JP 22350191A JP H0546363 A JPH0546363 A JP H0546363A
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- divisor
- bits
- quotient
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/4824—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices using signed-digit representation
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Abstract
(57)【要約】
【目的】 被除数に加算する数を選択するセレクタに対
する選択信号として商デジットを補正しないものを使用
可能にし、選択信号を得るまでに必要なトランジスタの
段数を減らす。 【構成】 除数を受けてその除数の符号が負のとき除数
の全ビットを反転して加算器８において被除数あるいは
部分剰余に加算する数を選択するセレクタ７への入力と
する除数反転手段１８を備え、セレクタ７を制御する選
択信号として商デジット決定手段１４で決定された商デ
ジットを使用する。
する選択信号として商デジットを補正しないものを使用
可能にし、選択信号を得るまでに必要なトランジスタの
段数を減らす。 【構成】 除数を受けてその除数の符号が負のとき除数
の全ビットを反転して加算器８において被除数あるいは
部分剰余に加算する数を選択するセレクタ７への入力と
する除数反転手段１８を備え、セレクタ７を制御する選
択信号として商デジット決定手段１４で決定された商デ
ジットを使用する。
Description
【０００１】
【産業上の利用分野】この発明は符号付き除算を行う。
冗長な符号付き数（以下ＲＳＤと呼ぶ）による除算器に
関するものである。
冗長な符号付き数（以下ＲＳＤと呼ぶ）による除算器に
関するものである。
【０００２】
【従来の技術】はじめにＲＳＤ（Redundant Signed Dig
it）による演算について簡単に説明する。ＲＳＤ表示
で、数Ｘは２つの数ｘ* とｘ**の差分として、表され
る。即ち、ＲＳＤは次のように定義される数である。
it）による演算について簡単に説明する。ＲＳＤ表示
で、数Ｘは２つの数ｘ* とｘ**の差分として、表され
る。即ち、ＲＳＤは次のように定義される数である。
【０００３】
【数１】
【０００４】この時、ｘiは明らかにｘiε｛１，０，
１｝である。ＲＳＤ表示された数において各デジットは
１，０，１（反転）（マイナス１）の３値をとる。ま
た、通常の２進表示、あるいは２の補数表示で１つの数
の表示は一通りだけであるが、ＲＳＤ表示では複数の表
示が、言い換えれば冗長性がある。例として、数７を４
桁のＲＳＤで表せば（０１１１），（１００１（反
転）），（１０１（反転）１），（１１（反転）１１）
となる。
１｝である。ＲＳＤ表示された数において各デジットは
１，０，１（反転）（マイナス１）の３値をとる。ま
た、通常の２進表示、あるいは２の補数表示で１つの数
の表示は一通りだけであるが、ＲＳＤ表示では複数の表
示が、言い換えれば冗長性がある。例として、数７を４
桁のＲＳＤで表せば（０１１１），（１００１（反
転）），（１０１（反転）１），（１１（反転）１１）
となる。
【０００５】次に、ＲＳＤ表示の数Ｘと通常の符号付き
２進数との加算及び減算を説明する。ここで、
２進数との加算及び減算を説明する。ここで、
【０００６】
【数２】
【０００７】
【数３】
【０００８】とする。ＸとＹの和を
【０００９】
【数４】
【００１０】差を
【００１１】
【数５】
【００１２】すると、それぞれの演算は、図４及び図５
のように行われる。図４，５中、１ａ〜１ｄは、フルア
ダーであって、小円は、入力及び出力の反転を意味して
いる。このフルアダーの真理値表を図６に示す。
のように行われる。図４，５中、１ａ〜１ｄは、フルア
ダーであって、小円は、入力及び出力の反転を意味して
いる。このフルアダーの真理値表を図６に示す。
【００１３】更にＲＳＤ表示の数と２の補数表示の数と
の加算及び減算について説明する。図９はＲＳＤ表示の
数と２の補数表示の数との加算を示す。この加算結果は
ＲＳＤ表示の数として得られる。ここで、ＹはＲＳＤ表
示された被加数、Ｚは２の補数表示された加数、ＳはＲ
ＳＤ表示された加算結果の数である。なお、Ｙ，Ｚ，Ｓ
は上記（２），（３），（４）式で示される。図９中、
１ａ〜１ｅは一般化されたフルアダーの一種であり、そ
の真理値表を図１０に示す。
の加算及び減算について説明する。図９はＲＳＤ表示の
数と２の補数表示の数との加算を示す。この加算結果は
ＲＳＤ表示の数として得られる。ここで、ＹはＲＳＤ表
示された被加数、Ｚは２の補数表示された加数、ＳはＲ
ＳＤ表示された加算結果の数である。なお、Ｙ，Ｚ，Ｓ
は上記（２），（３），（４）式で示される。図９中、
１ａ〜１ｅは一般化されたフルアダーの一種であり、そ
の真理値表を図１０に示す。
【００１４】次に図１１はＲＳＤ表示の数と２の補数表
示の数との減算を示す。この減算結果はＲＳＤ表示の数
として得られる。ここで、ＹはＲＳＤ表示された被減
数、Ｚは２の補数表示された減数、ＳはＲＳＤ表示され
た減算結果の数である。
示の数との減算を示す。この減算結果はＲＳＤ表示の数
として得られる。ここで、ＹはＲＳＤ表示された被減
数、Ｚは２の補数表示された減数、ＳはＲＳＤ表示され
た減算結果の数である。
【００１５】ここで、例えば加算として７２＋２１＝９
３、減算として７２−２１＝５１の演算について説明す
る。７２＝１１（反転）０１１（反転）０００（ＲＳＤ
表示），２１＝０００１０１０１（２の補数表示）であ
るので、加算は図１２に示すように演算が行われて加算
結果９３を得、減算は図１３に示すように演算が行われ
て減算結果５１を得る。図１２あるいは図１３に示すよ
うに、ＲＳＤ表示の数と２の補数表示数との加算あるい
は減算はキャリーの伝幡が必要ないので、フルアダーの
遅延と同じ時間で実行できることが分かる。
３、減算として７２−２１＝５１の演算について説明す
る。７２＝１１（反転）０１１（反転）０００（ＲＳＤ
表示），２１＝０００１０１０１（２の補数表示）であ
るので、加算は図１２に示すように演算が行われて加算
結果９３を得、減算は図１３に示すように演算が行われ
て減算結果５１を得る。図１２あるいは図１３に示すよ
うに、ＲＳＤ表示の数と２の補数表示数との加算あるい
は減算はキャリーの伝幡が必要ないので、フルアダーの
遅延と同じ時間で実行できることが分かる。
【００１６】次に除算について説明する。ＲＳＤ表示の
数と２の補数表示の数との除算は一言で言えば、被除数
にＲＳＤ表示を用い、除数に２の補数表示を用いた非回
復型除算と言うことができる。非回復型除算では、商デ
ジットの選択に多少の自由度があり、高速に商デジット
を決定できることを考慮すれば、高速な加減算を行うた
めにＲＳＤ表示の数を用いることは意義がある。
数と２の補数表示の数との除算は一言で言えば、被除数
にＲＳＤ表示を用い、除数に２の補数表示を用いた非回
復型除算と言うことができる。非回復型除算では、商デ
ジットの選択に多少の自由度があり、高速に商デジット
を決定できることを考慮すれば、高速な加減算を行うた
めにＲＳＤ表示の数を用いることは意義がある。
【００１７】次にＲＳＤ表示の数と２の補数表示数の数
との除算のアルゴリズムについて述べる。非回復型除算
では
との除算のアルゴリズムについて述べる。非回復型除算
では
【００１８】
【数６】
【００１９】
【数７】
【００２０】上記（６），（７）式を満たすように商デ
ジットｑj を１あるいは１（反転）から選んでいく。こ
こでＲjは部分剰余、Ｄは除数である。ｑjε｛１，１
（反転）｝は商のｊ番目のデジットである。ＲＳＤによ
る除算では、非除数Ｒ0 はＲＳＤ表示、除数Ｄは２の補
数表示である。即ち、
ジットｑj を１あるいは１（反転）から選んでいく。こ
こでＲjは部分剰余、Ｄは除数である。ｑjε｛１，１
（反転）｝は商のｊ番目のデジットである。ＲＳＤによ
る除算では、非除数Ｒ0 はＲＳＤ表示、除数Ｄは２の補
数表示である。即ち、
【００２１】
【数８】
【００２２】
【数９】
【００２３】である。 また商のｊ番目のデジットｑj
は、上記（６）式と（７）式と更に
は、上記（６）式と（７）式と更に
【００２４】
【数１０】
【００２５】を満たすように、図７の真理値表の通り選
択される。０と０（反転）は数値としては等しいが、対
応する演算が異なる。各デジットに対応する演算を図８
に示す。
択される。０と０（反転）は数値としては等しいが、対
応する演算が異なる。各デジットに対応する演算を図８
に示す。
【００２６】更に、上述した除算アルゴリズムについて
説明する。ＲＳＤ表示の数と２の補数表示の数との除算
では、被除数Ｒ0 及び除数Ｄを上記（８）式及び（９）
式に示すように表現し（ただしｒ0 0＝０即ちｒ0 0*＝ｒ0
0**＝０，ｄ0≠ｄ1 ）、上記（６），（７），（１０）
を満たすように商デジットｑj を１，０，０（反転），
１（反転）から選んでいく。０（反転）は値としては０
と同じであるが、対応する演算が異なる。図１４に各商
デジットに対応する演算を示す。このような演算を行
い、上記（１０）式を満たすためにはｉ＜０に対してｒ
i j+1＝０、即ちｒi j+1*＝ｒi j+1** でなければならな
い。このためにはＲj の上位３ビットｒ0 j，ｒ1 j，
ｒ2 j、即ちｒ0 j*，ｒ0 j**，ｒ1 j*，ｒ1 j**，ｒ2 j*，ｒ2
j**に基づいて商デジットｑjを選択すればよい。この選
択のためのデシジョンテーブルを図１５に示す。このデ
シジョンテーブルにおいて、ｒ0，ｒ1，ｒ2はＲjの上位
３ビット、ｑj は選択される商デジットを示している。
説明する。ＲＳＤ表示の数と２の補数表示の数との除算
では、被除数Ｒ0 及び除数Ｄを上記（８）式及び（９）
式に示すように表現し（ただしｒ0 0＝０即ちｒ0 0*＝ｒ0
0**＝０，ｄ0≠ｄ1 ）、上記（６），（７），（１０）
を満たすように商デジットｑj を１，０，０（反転），
１（反転）から選んでいく。０（反転）は値としては０
と同じであるが、対応する演算が異なる。図１４に各商
デジットに対応する演算を示す。このような演算を行
い、上記（１０）式を満たすためにはｉ＜０に対してｒ
i j+1＝０、即ちｒi j+1*＝ｒi j+1** でなければならな
い。このためにはＲj の上位３ビットｒ0 j，ｒ1 j，
ｒ2 j、即ちｒ0 j*，ｒ0 j**，ｒ1 j*，ｒ1 j**，ｒ2 j*，ｒ2
j**に基づいて商デジットｑjを選択すればよい。この選
択のためのデシジョンテーブルを図１５に示す。このデ
シジョンテーブルにおいて、ｒ0，ｒ1，ｒ2はＲjの上位
３ビット、ｑj は選択される商デジットを示している。
【００２７】以上のようにＲＳＤ表示の数と２の補数表
示の数との除算では、各サイクルにおける商デジットの
決定が、部分剰余の上位３ビットを調べるだけでできる
ことと、演算がキャリーの伝幡を必要としないことを考
慮すれば、非常に高速なものを実現できる可能性があ
る。
示の数との除算では、各サイクルにおける商デジットの
決定が、部分剰余の上位３ビットを調べるだけでできる
ことと、演算がキャリーの伝幡を必要としないことを考
慮すれば、非常に高速なものを実現できる可能性があ
る。
【００２８】次に上記のＲＳＤによる除算を行う従来の
除算器について図１６に基づいて説明する。図１６中、
２，３はｎ＋１ビットのレジスタ、４，５はｎ＋１ビッ
トのデータラッチ、６はｎ＋１ビットのレジスタ、７は
セレクタ、８は加算器、９，１０はｍビットのシフトレ
ジスタ、１１，１２はシフタ、１３はレジスタ２，３の
各上位３ビット及びレジスタ６の最上位ビットの内容に
より図７の真理値表に基づいて商デジット、ｒn *及びセ
レクタ７に対する選択信号ＳＥＬを出力するビット処理
手段、１４はレジスタ２，３の各上位３ビットからレジ
スタ６の最上位ビットが「０」であるときの商デジット
を図７の真理値表に基づいて決定する商デジット決定手
段、１５は商デジット決定手段１４の出力をレジスタ６
の最上位ビットの内容により補正する商デジット補正手
段、１６，１７は商デジットを格納するシフトレジスタ
である。レジスタ２，３の出力はそれぞれ図示しないｎ
＋１個の電気スイッチを介してデータラッチ４，５に入
力される。セレクタ７はレジスタ６の出力の全ビットが
１の信号、全ビットが０の信号、または全ビットの反転
信号を、選択信号ＳＥＬによって選択して出力する。シ
フタ１１，１２はシフトレジスタ９，１０の出力を最下
位ビットとしてそれぞれ入力し、加算器８の出力を最上
位ビットの方向に１ビットシフトする。シフタ１１，１
２の出力はそれぞれ図示しないｎ＋１個の電気スイッチ
を介してレジスタ２，３に入力される。
除算器について図１６に基づいて説明する。図１６中、
２，３はｎ＋１ビットのレジスタ、４，５はｎ＋１ビッ
トのデータラッチ、６はｎ＋１ビットのレジスタ、７は
セレクタ、８は加算器、９，１０はｍビットのシフトレ
ジスタ、１１，１２はシフタ、１３はレジスタ２，３の
各上位３ビット及びレジスタ６の最上位ビットの内容に
より図７の真理値表に基づいて商デジット、ｒn *及びセ
レクタ７に対する選択信号ＳＥＬを出力するビット処理
手段、１４はレジスタ２，３の各上位３ビットからレジ
スタ６の最上位ビットが「０」であるときの商デジット
を図７の真理値表に基づいて決定する商デジット決定手
段、１５は商デジット決定手段１４の出力をレジスタ６
の最上位ビットの内容により補正する商デジット補正手
段、１６，１７は商デジットを格納するシフトレジスタ
である。レジスタ２，３の出力はそれぞれ図示しないｎ
＋１個の電気スイッチを介してデータラッチ４，５に入
力される。セレクタ７はレジスタ６の出力の全ビットが
１の信号、全ビットが０の信号、または全ビットの反転
信号を、選択信号ＳＥＬによって選択して出力する。シ
フタ１１，１２はシフトレジスタ９，１０の出力を最下
位ビットとしてそれぞれ入力し、加算器８の出力を最上
位ビットの方向に１ビットシフトする。シフタ１１，１
２の出力はそれぞれ図示しないｎ＋１個の電気スイッチ
を介してレジスタ２，３に入力される。
【００２９】次にこの従来の除算器の動作について説明
する。動作説明を理解し易くするため、被除数ＲはＲ**
とＲ* に分解され、それぞれの上位ｎ＋１ビットがレジ
スタ２，３に格納され、それぞれの下位ｍビットがシフ
トレジスタ９，１０に格納されており、除数Ｄはレジス
タ６に格納されているものと考える。
する。動作説明を理解し易くするため、被除数ＲはＲ**
とＲ* に分解され、それぞれの上位ｎ＋１ビットがレジ
スタ２，３に格納され、それぞれの下位ｍビットがシフ
トレジスタ９，１０に格納されており、除数Ｄはレジス
タ６に格納されているものと考える。
【００３０】始めにレジスタ２，３にそれぞれ格納され
たＲ**の上位ｎ＋１ビットとＲ* の上位ｎ＋１ビットの
内容がデータラッチ４，５に送られ保持される。同時に
Ｒ**の上位３ビットとＲ* の上位３ビットの内容がビッ
ト処理手段１３に送られ、商デジット決定手段１４は、
これら６ビットをデコードして図７の真理値表に基づい
たＤ＞０のときの商デジットを決定する。商デジット補
正手段１５はこの商デジットを受けて、Ｄ＜０のとき、
これが「１」ならば「１（反転）」に、「１（反転）」
なら「１」に補正する。ビット処理手段１３は、商デジ
ット補正手段１５の補正した商デジットｑ**，ｑ*によ
りｒn *を決定し、ｑ**，ｑ*をそれぞれシフトレジスタ
１６，１７に対して出力し、またセレクタ７に対して選
択信号ＳＥＬとして出力し、加算器８に対してｒn *を出
力する。セレクタ７は、選択信号ＳＥＬにより加算器８
で行われる演算が、図８の４つの中から商デジットの内
容に対応したものとなるように入力を選択して、加算器
８に対して出力する。加算器８はデータラッチ４，５に
保持されたＲ**及びＲ* の上位ｎ＋１ビットにより表さ
れるｎ＋１ビットのＲＳＤ表示された数、セレクタ７の
出力及びビット処理手段１３の出力するｒn *により、図
８に表されたいずれかの演算を実行する。演算結果は、
常に
たＲ**の上位ｎ＋１ビットとＲ* の上位ｎ＋１ビットの
内容がデータラッチ４，５に送られ保持される。同時に
Ｒ**の上位３ビットとＲ* の上位３ビットの内容がビッ
ト処理手段１３に送られ、商デジット決定手段１４は、
これら６ビットをデコードして図７の真理値表に基づい
たＤ＞０のときの商デジットを決定する。商デジット補
正手段１５はこの商デジットを受けて、Ｄ＜０のとき、
これが「１」ならば「１（反転）」に、「１（反転）」
なら「１」に補正する。ビット処理手段１３は、商デジ
ット補正手段１５の補正した商デジットｑ**，ｑ*によ
りｒn *を決定し、ｑ**，ｑ*をそれぞれシフトレジスタ
１６，１７に対して出力し、またセレクタ７に対して選
択信号ＳＥＬとして出力し、加算器８に対してｒn *を出
力する。セレクタ７は、選択信号ＳＥＬにより加算器８
で行われる演算が、図８の４つの中から商デジットの内
容に対応したものとなるように入力を選択して、加算器
８に対して出力する。加算器８はデータラッチ４，５に
保持されたＲ**及びＲ* の上位ｎ＋１ビットにより表さ
れるｎ＋１ビットのＲＳＤ表示された数、セレクタ７の
出力及びビット処理手段１３の出力するｒn *により、図
８に表されたいずれかの演算を実行する。演算結果は、
常に
【００３１】
【数１１】
【００３２】が成り立ち、残りのｒ0 **〜ｒn-1 **, 及び
ｒ0 *〜ｒn-1 *がシフタ１１，１２にそれぞれ入力され
る。シフタ１１，１２には最下位ビットとしてそれぞれ
シフトレジスタ９，１０の出力が入力されており、これ
らはｒ0 **〜ｒn-1 **, 及びｒ0 *〜ｒn-1 **と合わされ
て、レジスタ２，３の入力となる。以上を１つのサイク
ルとして、ｍ＋１回のサイクルにより、シフトレジスタ
１６，１７に商が得られる。剰余はレジスタ２，３に１
ビット左シフトして格納される。
ｒ0 *〜ｒn-1 *がシフタ１１，１２にそれぞれ入力され
る。シフタ１１，１２には最下位ビットとしてそれぞれ
シフトレジスタ９，１０の出力が入力されており、これ
らはｒ0 **〜ｒn-1 **, 及びｒ0 *〜ｒn-1 **と合わされ
て、レジスタ２，３の入力となる。以上を１つのサイク
ルとして、ｍ＋１回のサイクルにより、シフトレジスタ
１６，１７に商が得られる。剰余はレジスタ２，３に１
ビット左シフトして格納される。
【００３３】
【発明が解決しようとする課題】ＲＳＤによる除算は、
加算器においてキャリーの伝搬を必要としないので、Ｒ
ＳＤによらない除算と比較して、非常に高速な制御クロ
ックを使用できるという利点がある。しかし、従来のＲ
ＳＤによる除算器は上記のように構成されるので、セレ
クタ７への選択信号は商デジット決定手段１４によって
決められた商デジットを商デジット補正手段１５によっ
て補正せねばならず、従ってセレクタ７に対する選択信
号を得るまでに多くの段数のトランジスタを要する。こ
れは制御クロックの周波数を上げるのに不利な要素とな
る。
加算器においてキャリーの伝搬を必要としないので、Ｒ
ＳＤによらない除算と比較して、非常に高速な制御クロ
ックを使用できるという利点がある。しかし、従来のＲ
ＳＤによる除算器は上記のように構成されるので、セレ
クタ７への選択信号は商デジット決定手段１４によって
決められた商デジットを商デジット補正手段１５によっ
て補正せねばならず、従ってセレクタ７に対する選択信
号を得るまでに多くの段数のトランジスタを要する。こ
れは制御クロックの周波数を上げるのに不利な要素とな
る。
【００３４】この発明は上記の問題点を解消するために
なされたもので、セレクタに対する選択信号として商デ
ジット決定手段によって決められた商デジットを補正し
ないものを使用可能にし、選択信号を得るまでに必要な
トランジスタの段数を減らせる除算器を得ることを目的
とする。
なされたもので、セレクタに対する選択信号として商デ
ジット決定手段によって決められた商デジットを補正し
ないものを使用可能にし、選択信号を得るまでに必要な
トランジスタの段数を減らせる除算器を得ることを目的
とする。
【００３５】
【課題を解決するための手段】この発明に係る除算器
は、被除数あるいは部分剰余の特定の部分から商デジッ
トを決める商デジット決定手段１４と、この商デジット
決定手段１４によって決められた商デジットを除数の符
号に応じて所定の補正を行う商デジット補正手段１５
と、除数を受けてその除数の符号が負のとき除数の全ビ
ットを反転して加算器８において被除数あるいは部分剰
余に加算する数を選択するセレクタ７への入力とする除
数反転手段１８とを備え、上記セレクタ７を制御する選
択信号として商デジット決定手段１４で決められた商デ
ジットを使用するものである。
は、被除数あるいは部分剰余の特定の部分から商デジッ
トを決める商デジット決定手段１４と、この商デジット
決定手段１４によって決められた商デジットを除数の符
号に応じて所定の補正を行う商デジット補正手段１５
と、除数を受けてその除数の符号が負のとき除数の全ビ
ットを反転して加算器８において被除数あるいは部分剰
余に加算する数を選択するセレクタ７への入力とする除
数反転手段１８とを備え、上記セレクタ７を制御する選
択信号として商デジット決定手段１４で決められた商デ
ジットを使用するものである。
【００３６】
【作用】除数判定手段１８は、除数を受けてその除数の
符号が負のとき除数の全ビットを反転し、加算器８にお
いて被除数あるいは部分剰余に加算する数を選択するセ
レクタ７への入力とする。セレクタ７への選択信号は、
商デジット決定手段１４で決められた商デジットが使用
される。したがって、除数の符号が負の場合でも、商デ
ジット補正手段１５で補正された商デジットを用いず
に、セレクタ７への選択信号が得られる。
符号が負のとき除数の全ビットを反転し、加算器８にお
いて被除数あるいは部分剰余に加算する数を選択するセ
レクタ７への入力とする。セレクタ７への選択信号は、
商デジット決定手段１４で決められた商デジットが使用
される。したがって、除数の符号が負の場合でも、商デ
ジット補正手段１５で補正された商デジットを用いず
に、セレクタ７への選択信号が得られる。
【００３７】
【実施例】図１はこの発明の一実施例に係る除算器の構
成を示すブロック図である。図１において、図１６に示
す構成要素に対応するものには同一の符号を付し、その
説明を省略する。図１の１８は、除数を受けてその除数
の符号が負のとき除数の全ビットを反転して加算器８に
おいて被除数あるいは部分剰余に加算する数を選択する
セレクタ７への入力とする除数反転手段である。この除
数反転手段１８はレジスタ６の最上位ビットの内容が
「０」のときはレジスタ６の内容をそのまま出力し、
「１」のときは全ビットを反転して出力する。この除数
反転手段１８は図３に示すように除数ｄ0〜ｄ4を入力す
る排他的論理和ゲート３１〜３４から成る。セレクタ７
は、除数反転手段１８の出力の全ビットが１の信号、全
ビットが０の信号、または全ビットの反転信号を、商デ
ジット決定手段１４の出力を選択信号として用いた選択
信号により選択して加算器８に与える。即ち、セレクタ
７は、被除数あるいは部分剰余に加算する数を選択出力
する。
成を示すブロック図である。図１において、図１６に示
す構成要素に対応するものには同一の符号を付し、その
説明を省略する。図１の１８は、除数を受けてその除数
の符号が負のとき除数の全ビットを反転して加算器８に
おいて被除数あるいは部分剰余に加算する数を選択する
セレクタ７への入力とする除数反転手段である。この除
数反転手段１８はレジスタ６の最上位ビットの内容が
「０」のときはレジスタ６の内容をそのまま出力し、
「１」のときは全ビットを反転して出力する。この除数
反転手段１８は図３に示すように除数ｄ0〜ｄ4を入力す
る排他的論理和ゲート３１〜３４から成る。セレクタ７
は、除数反転手段１８の出力の全ビットが１の信号、全
ビットが０の信号、または全ビットの反転信号を、商デ
ジット決定手段１４の出力を選択信号として用いた選択
信号により選択して加算器８に与える。即ち、セレクタ
７は、被除数あるいは部分剰余に加算する数を選択出力
する。
【００３８】次にこの実施例の動作について説明する。
動作説明を理解し易くするため、被除数ＲはＲ**とＲ*
に分解され、それぞれの上位ｎ＋１ビットがレジスタ
２，３に格納され、それぞれの下位ｍビットがシフトレ
ジスタ９，１０に格納されており、除数Ｄはレジスタ６
に格納されているものとする。
動作説明を理解し易くするため、被除数ＲはＲ**とＲ*
に分解され、それぞれの上位ｎ＋１ビットがレジスタ
２，３に格納され、それぞれの下位ｍビットがシフトレ
ジスタ９，１０に格納されており、除数Ｄはレジスタ６
に格納されているものとする。
【００３９】始めにレジスタ２，３にそれぞれ格納され
たＲ**の上位ｎ＋１ビットとＲ* の上位ｎ＋１ビットの
内容がデータラッチ４，５に送られ保持される。同時に
Ｒ**の上位３ビットとＲ* の上位３ビットの内容がビッ
ト処理手段１３に送られ、商デジット決定手段１４はこ
れら６ビットをデコードして、図７の真理値表に基づい
たＤ＞０のときの商デジットを決定する。この商デジッ
トはセレクタ７に対しての選択信号となる。この選択信
号はＤ＜０のときに正しい商デジットが「１」のとき
「１（反転）」，正しい商デジットが「１（反転）」の
ときに「１（反転）」となるが、Ｄ＜０の場合は、除数
反転手段１８によりレジスタ６の内容が全ビット反転さ
れて、セレクタ７へ入力されるので問題は生じない。商
デジット補正手段１５は、商デジット決定手段１４の出
力した商デジットを受けて、Ｄ＜０のとき、この商デジ
ットが「１」ならば「１（反転）」に、「１（反転）」
ならば「１」に補正する。ビット処理手段１３は補正さ
れた商デジットｑ**，ｑ* によりｒn *を決定し、ｑ**，
ｑ* をそれぞれシフトレジスタ１６，１７に対して出力
し、加算器８に対してｒn *を出力する。セレクタ７は、
選択信号により、加算器８で行われる演算が図８の４つ
の中から商デジットの内容に対応したものになるように
入力を選択して加算器８に対して出力する。
たＲ**の上位ｎ＋１ビットとＲ* の上位ｎ＋１ビットの
内容がデータラッチ４，５に送られ保持される。同時に
Ｒ**の上位３ビットとＲ* の上位３ビットの内容がビッ
ト処理手段１３に送られ、商デジット決定手段１４はこ
れら６ビットをデコードして、図７の真理値表に基づい
たＤ＞０のときの商デジットを決定する。この商デジッ
トはセレクタ７に対しての選択信号となる。この選択信
号はＤ＜０のときに正しい商デジットが「１」のとき
「１（反転）」，正しい商デジットが「１（反転）」の
ときに「１（反転）」となるが、Ｄ＜０の場合は、除数
反転手段１８によりレジスタ６の内容が全ビット反転さ
れて、セレクタ７へ入力されるので問題は生じない。商
デジット補正手段１５は、商デジット決定手段１４の出
力した商デジットを受けて、Ｄ＜０のとき、この商デジ
ットが「１」ならば「１（反転）」に、「１（反転）」
ならば「１」に補正する。ビット処理手段１３は補正さ
れた商デジットｑ**，ｑ* によりｒn *を決定し、ｑ**，
ｑ* をそれぞれシフトレジスタ１６，１７に対して出力
し、加算器８に対してｒn *を出力する。セレクタ７は、
選択信号により、加算器８で行われる演算が図８の４つ
の中から商デジットの内容に対応したものになるように
入力を選択して加算器８に対して出力する。
【００４０】加算器８はデータラッチ４，５に保持され
たＲ**、及びＲ* の上位ｎ＋１ビットで表されるｎ＋１
ビットのＲＳＤ表示された数、セレクタ７の出力及びビ
ット処理手段１３の出力するｒn により、図８に表され
たいずれかの演算を実行する。演算結果は、常に ｒ-2 **＝ｒ-2 *，ｒ-1 **＝ｒ-1 * が成り立ち、残りのｒ0 **〜ｒn-1 **，及びｒ0 *〜ｒn-1 *
がシフタ１１，１２にそれぞれ入力される。シフタ１
１，１２には最下位ビットとしてそれぞれシフトレジス
タ９，１０の出力が入力されており、これらはｒ0 **〜
ｒn-1 **，及びｒ0 *〜ｒn-1 *と合わされて、レジスタ
２，３の入力となる。以上を１つのサイクルとして、ｍ
＋１回のサイクルによりシフトレジスタ１６，１７に商
が得られる。また、剰余はレジスタ２，３に１ビット左
シフトして格納される。
たＲ**、及びＲ* の上位ｎ＋１ビットで表されるｎ＋１
ビットのＲＳＤ表示された数、セレクタ７の出力及びビ
ット処理手段１３の出力するｒn により、図８に表され
たいずれかの演算を実行する。演算結果は、常に ｒ-2 **＝ｒ-2 *，ｒ-1 **＝ｒ-1 * が成り立ち、残りのｒ0 **〜ｒn-1 **，及びｒ0 *〜ｒn-1 *
がシフタ１１，１２にそれぞれ入力される。シフタ１
１，１２には最下位ビットとしてそれぞれシフトレジス
タ９，１０の出力が入力されており、これらはｒ0 **〜
ｒn-1 **，及びｒ0 *〜ｒn-1 *と合わされて、レジスタ
２，３の入力となる。以上を１つのサイクルとして、ｍ
＋１回のサイクルによりシフトレジスタ１６，１７に商
が得られる。また、剰余はレジスタ２，３に１ビット左
シフトして格納される。
【００４１】ここで、補足説明をしておく。上述した商
デジット決定手段１４はＤ（除数）＞０に対する商デジ
ット決定テーブル（あるいはデコーダ）しか持っていな
いとする。したがって、この商デジット決定テーブル
は、入力された被除数あるいは部分剰余の例えば上位３
ビットｒ0ｒ1ｒ2に対してＤの正負に係わらずＤ＞０の
場合の商デジットｑj を出力する。このためＤ＜０の場
合には商デジットを以下のように補正する必要がある。 ｑj＝ｑj **−ｑj *に対して （ｑj **，ｑj *）＝（０，１）→（１，０）即ち１→１（反転） （ｑj **，ｑj *）＝（１，１）→（１，１）〃 ０→０ （ｑj **，ｑj *）＝（０，０）→（０，０）〃 ０（反転）→０（反転） （ｑj **，ｑj *）＝（１，０）→（０，１）〃 １（反転）→１ 一方、加算器８に入力される数は修正された商に対し
て、 ｑj＝１のとき ｄ0（反転）ｄ1（反転）ｄ2（反転）・・・ｄn（反転） 及びｒn *として１ ｑj ＝０のとき １ １ １ ・・・１ 〃 １ ｑj＝０（反転）のとき ０ ０ ０ ・・・０ 〃 ０ ｑj＝１（反転）のときｄ0 ｄ1 ｄ2 ・・・ｄn 〃 ０ である。よってＤ＜０の場合、前もってＤ（ｄ0ｄ1・・
・ｄn ）を反転しておけば、補正前の商デジットに基づ
いてｄ0（反転）ｄ1（反転）・・・ｄn （反転）／１１
１・・・１／０００・・・０／ｄ0ｄ1・・・ｄnの選択
を行うことが可能となる。また、ｒnとしては修正前の
ｑj **を使用すればよい。これにより、選択信号として
修正前の商デジットを利用できるので、高速に入力すべ
き数を決定できる。
デジット決定手段１４はＤ（除数）＞０に対する商デジ
ット決定テーブル（あるいはデコーダ）しか持っていな
いとする。したがって、この商デジット決定テーブル
は、入力された被除数あるいは部分剰余の例えば上位３
ビットｒ0ｒ1ｒ2に対してＤの正負に係わらずＤ＞０の
場合の商デジットｑj を出力する。このためＤ＜０の場
合には商デジットを以下のように補正する必要がある。 ｑj＝ｑj **−ｑj *に対して （ｑj **，ｑj *）＝（０，１）→（１，０）即ち１→１（反転） （ｑj **，ｑj *）＝（１，１）→（１，１）〃 ０→０ （ｑj **，ｑj *）＝（０，０）→（０，０）〃 ０（反転）→０（反転） （ｑj **，ｑj *）＝（１，０）→（０，１）〃 １（反転）→１ 一方、加算器８に入力される数は修正された商に対し
て、 ｑj＝１のとき ｄ0（反転）ｄ1（反転）ｄ2（反転）・・・ｄn（反転） 及びｒn *として１ ｑj ＝０のとき １ １ １ ・・・１ 〃 １ ｑj＝０（反転）のとき ０ ０ ０ ・・・０ 〃 ０ ｑj＝１（反転）のときｄ0 ｄ1 ｄ2 ・・・ｄn 〃 ０ である。よってＤ＜０の場合、前もってＤ（ｄ0ｄ1・・
・ｄn ）を反転しておけば、補正前の商デジットに基づ
いてｄ0（反転）ｄ1（反転）・・・ｄn （反転）／１１
１・・・１／０００・・・０／ｄ0ｄ1・・・ｄnの選択
を行うことが可能となる。また、ｒnとしては修正前の
ｑj **を使用すればよい。これにより、選択信号として
修正前の商デジットを利用できるので、高速に入力すべ
き数を決定できる。
【００４２】例えば、Ｄ＝１００１１１（−２５）、ｒ
0ｒ1ｒ2 ＝１０１のとき、図２に示すように処理され
る。即ち、除数反転手段１８は「１００１１１」を入力
して反転させ「０１１０００」を出力する。商デジット
決定手段１４は「１０１」を入力してｄ＞０の場合の商
デジットを出力する。セレクタ７は、その商デジットに
基づいて「１００１１１」を選択して加算器８に与え
る。
0ｒ1ｒ2 ＝１０１のとき、図２に示すように処理され
る。即ち、除数反転手段１８は「１００１１１」を入力
して反転させ「０１１０００」を出力する。商デジット
決定手段１４は「１０１」を入力してｄ＞０の場合の商
デジットを出力する。セレクタ７は、その商デジットに
基づいて「１００１１１」を選択して加算器８に与え
る。
【００４３】なお、上記商デジット決定手段１４は、商
デジット決定テーブルを格納したＲＯＭなどで実現する
こともできる。
デジット決定テーブルを格納したＲＯＭなどで実現する
こともできる。
【００４４】
【発明の効果】以上のように本発明によれば、除数の符
号が負のとき除数の全ビットを反転して被除数あるいは
部分剰余に加算する数を選択するセレクタへの入力とす
る除数反転手段を設け、セレクタを制御する選択信号と
して商デジット決定手段で決められた商デジットを使用
するようにしたので、除数の符号には関係なくセレクタ
に対する選択信号を生成でき、これにより選択信号の生
成に要するトランジスタの段数を減らすことができ、し
たがって制御クロックの周波数を向上させることが可能
となり、高速演算を行う除算器を提供できるという効果
が得られる。また、商デジット補正手段は商デジット決
定手段からの商デジットを受けて除数が負のとき商デジ
ットを補数に補正するので、負の除数であっても正の除
数と同様に高速に除算できる。また、除数反転手段は除
数を入力する排他的論理和ゲートで構成したので、回路
も簡単で、上記効果を達成できる。また、セレクタは、
商デジット決定手段からの商デジットによる選択信号に
よって、除数反転手段の出力の全ビットが１の信号、全
ビットが０の信号、または全ビットの反転信号を選択す
るので、除数が負であっても、正の除数の場合と同様に
加算器への入力とすることができ、したがって上記効果
を達成できる。
号が負のとき除数の全ビットを反転して被除数あるいは
部分剰余に加算する数を選択するセレクタへの入力とす
る除数反転手段を設け、セレクタを制御する選択信号と
して商デジット決定手段で決められた商デジットを使用
するようにしたので、除数の符号には関係なくセレクタ
に対する選択信号を生成でき、これにより選択信号の生
成に要するトランジスタの段数を減らすことができ、し
たがって制御クロックの周波数を向上させることが可能
となり、高速演算を行う除算器を提供できるという効果
が得られる。また、商デジット補正手段は商デジット決
定手段からの商デジットを受けて除数が負のとき商デジ
ットを補数に補正するので、負の除数であっても正の除
数と同様に高速に除算できる。また、除数反転手段は除
数を入力する排他的論理和ゲートで構成したので、回路
も簡単で、上記効果を達成できる。また、セレクタは、
商デジット決定手段からの商デジットによる選択信号に
よって、除数反転手段の出力の全ビットが１の信号、全
ビットが０の信号、または全ビットの反転信号を選択す
るので、除数が負であっても、正の除数の場合と同様に
加算器への入力とすることができ、したがって上記効果
を達成できる。
【図１】この発明の一実施例に係る除算器の構成を示す
ブロック図である。
ブロック図である。
【図２】この実施例において例にとった実際の除数と被
除数の流れを説明するための図である。
除数の流れを説明するための図である。
【図３】この実施例における除数反転手段の一例の回路
構成図である。
構成図である。
【図４】ＲＳＤ表示の数と符号付き２進数との加算を示
す図である。
す図である。
【図５】ＲＳＤ表示の数と符号付き２進数との減算を示
す図である。
す図である。
【図６】ＲＳＤ表示の数と符号付き２進数との加算に使
用するフルアダーの真理値表を示す図である。
用するフルアダーの真理値表を示す図である。
【図７】ＲＳＤによる除算のデシジョンテーブルを示す
図である。
図である。
【図８】ＲＳＤによる除算の商デジットの各値に対する
演算内容を示す図である。
演算内容を示す図である。
【図９】ＲＳＤ表示の数と２の補数表示の数との加算を
示す図である。
示す図である。
【図１０】フルアダーの真理値表を示す図である。
【図１１】ＲＳＤ表示の数と２の補数表示の数との減算
を示す図である。
を示す図である。
【図１２】実際のＲＳＤ表示の数と２の補数表示の数と
の加算を示す図である。
の加算を示す図である。
【図１３】実際のＲＳＤ表示の数と２の補数表示の数と
の減算を示す図である。
の減算を示す図である。
【図１４】各商デジットに対応する演算を示す図であ
る。
る。
【図１５】デシジョンテーブルを示す図である。
【図１６】従来の除算器の構成を示すブロック図であ
る。
る。
７ セレクタ ８ 加算器 １４ 商デジット決定手段 １５ 商デジット補正手段 １８ 除数反転手段 ３１〜３４ 排他的論理和ゲート
【手続補正書】
【提出日】平成４年６月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】とする。ＹとＺの和を
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】次に上記のＲＳＤによる除算を行う従来の
除算器について図１６に基づいて説明する。図１６中、
２，３はｎ＋１ビットのレジスタ、４，５はｎ＋１ビッ
トのデータラッチ、６はｎ＋１ビットのレジスタ、７は
セレクタ、８は加算器、９，１０はｍビットのシフトレ
ジスタ、１１，１２はシフタ、１３はレジスタ２，３の
各上位３ビット及びレジスタ６の最上位ビットの内容に
より図７の真理値表に基づいて商デジット、ｒn *及びセ
レクタ７に対する選択信号ＳＥＬを出力するビット処理
手段、１４はレジスタ２，３の各上位３ビットからレジ
スタ６の最上位ビットが「０」であるときの商デジット
を図７の真理値表に基づいて決定する商デジット決定手
段、１５は商デジット決定手段１４の出力をレジスタ６
の最上位ビットの内容により補正する商デジット補正手
段、１６，１７は商デジットを格納するシフトレジスタ
である。レジスタ２，３の出力はそれぞれ図示しないｎ
＋１個の電気スイッチを介してデータラッチ４，５に入
力される。セレクタ７はレジスタ６の出力、全ビットが
１の信号、全ビットが０の信号、またはレジスタ６の出
力の反転信号を、選択信号ＳＥＬによって選択して出力
する。シフタ１１，１２はシフトレジスタ９，１０の出
力を最下位ビットとしてそれぞれ入力し、加算器８の出
力を最上位ビットの方向に１ビットシフトする。シフタ
１１，１２の出力はそれぞれ図示しないｎ＋１個の電気
スイッチを介してレジスタ２，３に入力される。
除算器について図１６に基づいて説明する。図１６中、
２，３はｎ＋１ビットのレジスタ、４，５はｎ＋１ビッ
トのデータラッチ、６はｎ＋１ビットのレジスタ、７は
セレクタ、８は加算器、９，１０はｍビットのシフトレ
ジスタ、１１，１２はシフタ、１３はレジスタ２，３の
各上位３ビット及びレジスタ６の最上位ビットの内容に
より図７の真理値表に基づいて商デジット、ｒn *及びセ
レクタ７に対する選択信号ＳＥＬを出力するビット処理
手段、１４はレジスタ２，３の各上位３ビットからレジ
スタ６の最上位ビットが「０」であるときの商デジット
を図７の真理値表に基づいて決定する商デジット決定手
段、１５は商デジット決定手段１４の出力をレジスタ６
の最上位ビットの内容により補正する商デジット補正手
段、１６，１７は商デジットを格納するシフトレジスタ
である。レジスタ２，３の出力はそれぞれ図示しないｎ
＋１個の電気スイッチを介してデータラッチ４，５に入
力される。セレクタ７はレジスタ６の出力、全ビットが
１の信号、全ビットが０の信号、またはレジスタ６の出
力の反転信号を、選択信号ＳＥＬによって選択して出力
する。シフタ１１，１２はシフトレジスタ９，１０の出
力を最下位ビットとしてそれぞれ入力し、加算器８の出
力を最上位ビットの方向に１ビットシフトする。シフタ
１１，１２の出力はそれぞれ図示しないｎ＋１個の電気
スイッチを介してレジスタ２，３に入力される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】
【実施例】図１はこの発明の一実施例に係る除算器の構
成を示すブロック図である。図１において、図１６に示
す構成要素に対応するものには同一の符号を付し、その
説明を省略する。図１の１８は、除数を受けてその除数
の符号が負のとき除数の全ビットを反転して加算器８に
おいて被除数あるいは部分剰余に加算する数を選択する
セレクタ７への入力とする除数反転手段である。この除
数反転手段１８はレジスタ６の最上位ビットの内容が
「０」のときはレジスタ６の内容をそのまま出力し、
「１」のときは全ビットを反転して出力する。この除数
反転手段１８は図３に示すように除数ｄ0〜ｄ4を入力す
る排他的論理和ゲート３１〜３４から成る。セレクタ７
は、除数反転手段１８の出力、全ビットが１の信号、全
ビットが０の信号、または除数反転手段１８の出力の反
転信号を、商デジット決定手段１４の出力を選択信号と
して用いた選択信号により選択して加算器８に与える。
即ち、セレクタ７は、被除数あるいは部分剰余に加算す
る数を選択出力する。
成を示すブロック図である。図１において、図１６に示
す構成要素に対応するものには同一の符号を付し、その
説明を省略する。図１の１８は、除数を受けてその除数
の符号が負のとき除数の全ビットを反転して加算器８に
おいて被除数あるいは部分剰余に加算する数を選択する
セレクタ７への入力とする除数反転手段である。この除
数反転手段１８はレジスタ６の最上位ビットの内容が
「０」のときはレジスタ６の内容をそのまま出力し、
「１」のときは全ビットを反転して出力する。この除数
反転手段１８は図３に示すように除数ｄ0〜ｄ4を入力す
る排他的論理和ゲート３１〜３４から成る。セレクタ７
は、除数反転手段１８の出力、全ビットが１の信号、全
ビットが０の信号、または除数反転手段１８の出力の反
転信号を、商デジット決定手段１４の出力を選択信号と
して用いた選択信号により選択して加算器８に与える。
即ち、セレクタ７は、被除数あるいは部分剰余に加算す
る数を選択出力する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】なお、上記商デジット決定手段１４は、商
デジット決定テーブルを格納したＲＯＭなどで実現する
こともできる。また、上記実施例では、Ｄ（除数）〉０
に対する商デジット決定テーブルしかもっていないとし
たが、Ｄ〈０の商デジット決定テーブルと、除数の符号
が正の時に除数の全ビットを反転する除数反転手段を使
った構成も可能である。
デジット決定テーブルを格納したＲＯＭなどで実現する
こともできる。また、上記実施例では、Ｄ（除数）〉０
に対する商デジット決定テーブルしかもっていないとし
たが、Ｄ〈０の商デジット決定テーブルと、除数の符号
が正の時に除数の全ビットを反転する除数反転手段を使
った構成も可能である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】
【発明の効果】以上のように本発明によれば、除数の符
号が負のとき除数の全ビットを反転して被除数あるいは
部分剰余に加算する数を選択するセレクタへの入力とす
る除数反転手段を設け、セレクタを制御する選択信号と
して商デジット決定手段で決められた商デジットを使用
するようにしたので、除数の符号には関係なくセレクタ
に対する選択信号を生成でき、これにより選択信号の生
成に要するトランジスタの段数を減らすことができ、し
たがって制御クロックの周波数を向上させることが可能
となり、高速演算を行う除算器を提供できるという効果
が得られる。また、商デジット補正手段は商デジット決
定手段からの商デジットを受けて除数が負のとき商デジ
ットを補数に補正するので、負の除数であっても正の除
数と同様に高速に除算できる。また、除数反転手段は除
数を入力する排他的論理和ゲートで構成したので、回路
も簡単で、上記効果を達成できる。また、セレクタは、
商デジット決定手段からの商デジットによる選択信号に
よって、除数反転手段の出力、全ビットが１の信号、全
ビットが０の信号、または除数反転手段の出力の反転信
号を選択するので、除数が負であっても、正の除数の場
合と同様に加算器への入力とすることができ、したがっ
て上記効果を達成できる。 ─────────────────────────────────────────────────────
号が負のとき除数の全ビットを反転して被除数あるいは
部分剰余に加算する数を選択するセレクタへの入力とす
る除数反転手段を設け、セレクタを制御する選択信号と
して商デジット決定手段で決められた商デジットを使用
するようにしたので、除数の符号には関係なくセレクタ
に対する選択信号を生成でき、これにより選択信号の生
成に要するトランジスタの段数を減らすことができ、し
たがって制御クロックの周波数を向上させることが可能
となり、高速演算を行う除算器を提供できるという効果
が得られる。また、商デジット補正手段は商デジット決
定手段からの商デジットを受けて除数が負のとき商デジ
ットを補数に補正するので、負の除数であっても正の除
数と同様に高速に除算できる。また、除数反転手段は除
数を入力する排他的論理和ゲートで構成したので、回路
も簡単で、上記効果を達成できる。また、セレクタは、
商デジット決定手段からの商デジットによる選択信号に
よって、除数反転手段の出力、全ビットが１の信号、全
ビットが０の信号、または除数反転手段の出力の反転信
号を選択するので、除数が負であっても、正の除数の場
合と同様に加算器への入力とすることができ、したがっ
て上記効果を達成できる。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】次に、ＲＳＤ表示の数Ｘと通常の符号無し
の２進数との加算及び減算を説明する。ここで、
の２進数との加算及び減算を説明する。ここで、
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【数３】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】この発明の一実施例に係る除算器の構成を示す
ブロック図である。
ブロック図である。
【図２】この実施例において例にとった実際の除数と被
除数の流れを説明するための図である。
除数の流れを説明するための図である。
【図３】この実施例における除数反転手段の一例の回路
構成図である。
構成図である。
【図４】ＲＳＤ表示の数と符号無しの２進数との加算を
示す図である。
示す図である。
【図５】ＲＳＤ表示の数と符号無しの２進数との減算を
示す図である。
示す図である。
【図６】ＲＳＤ表示の数と符号無しの２進数との加算に
使用するフルアダーの真理値表を示す図である。
使用するフルアダーの真理値表を示す図である。
【図７】ＲＳＤによる除算のデシジョンテーブルを示す
図である。
図である。
【図８】ＲＳＤによる除算の商デジットの各値に対する
演算内容を示す図である。
演算内容を示す図である。
【図９】ＲＳＤ表示の数と２の補数表示の数との加算を
示す図である。
示す図である。
【図１０】フルアダーの真理値表を示す図である。
【図１１】ＲＳＤ表示の数と２の補数表示の数との減算
を示す図である。
を示す図である。
【図１２】実際のＲＳＤ表示の数と２の補数表示の数と
の加算を示す図である。
の加算を示す図である。
【図１３】実際のＲＳＤ表示の数と２の補数表示の数と
の減算を示す図である。
の減算を示す図である。
【図１４】各商デジットに対応する演算を示す図であ
る。
る。
【図１５】デシジョンテーブルを示す図である。
【図１６】従来の除算器の構成を示すブロック図であ
る。
る。
【符号の説明】 ７ セレクタ ８ 加算器 １４ 商デジット決定手段 １５ 商デジット補正手段 １８ 除数反転手段 ３１〜３４ 排他的論理和ゲート
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (4)
- 【請求項１】 冗長な符号付き数で表される被除数と符
号付き２進数で表される除数との間の除算を行う除算器
において、被除数あるいは部分剰余の特定の部分から商
デジットを決める商デジット決定手段と、この商デジッ
ト決定手段によって決められた商デジットを除数の符号
に応じて所定の補正を行う商デジット補正手段と、除数
を受けてその除数の符号が負のとき除数の全ビットを反
転して加算器において被除数あるいは部分剰余に加算す
る数を選択するセレクタへの入力とする除数反転手段と
を備え、上記セレクタを制御する選択信号として上記商
デジット決定手段で決められた商デジットを使用するこ
とを特徴とする除算器。 - 【請求項２】 商デジット補正手段は商デジット決定手
段からの商デジットを受けて除数が負のとき商デジット
を補数に補正することを特徴とする請求項１の除算器。 - 【請求項３】 除数反転手段は除数を入力する排他的論
理和ゲートから成ることを特徴とする請求項１の除算
器。 - 【請求項４】 セレクタは、商デジット決定手段からの
商デジットによる選択信号によって、除数反転手段の出
力の全ビットが１の信号、全ビットが０の信号、または
全ビットの反転信号を選択することを特徴とする請求項
１の除算器。
Priority Applications (2)
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|---|---|---|---|
| JP3223501A JPH0546363A (ja) | 1991-08-08 | 1991-08-08 | 除算器 |
| US07/926,871 US5365471A (en) | 1991-08-08 | 1992-08-07 | Divider for performing signed division using a redundant signed digit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3223501A JPH0546363A (ja) | 1991-08-08 | 1991-08-08 | 除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0546363A true JPH0546363A (ja) | 1993-02-26 |
Family
ID=16799136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3223501A Pending JPH0546363A (ja) | 1991-08-08 | 1991-08-08 | 除算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5365471A (ja) |
| JP (1) | JPH0546363A (ja) |
Families Citing this family (9)
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|---|---|---|---|---|
| JPH06259228A (ja) * | 1993-03-10 | 1994-09-16 | Mitsubishi Electric Corp | 乗算器 |
| JP3127654B2 (ja) * | 1993-03-12 | 2001-01-29 | 株式会社デンソー | 乗除算器 |
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|---|---|---|---|---|
| US4873660A (en) * | 1986-06-27 | 1989-10-10 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor using redundant signed digit arithmetic |
| JPH063578B2 (ja) * | 1986-12-24 | 1994-01-12 | 松下電器産業株式会社 | 演算処理装置 |
| US5153847A (en) * | 1986-06-27 | 1992-10-06 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processor using signed digit representation of internal operands |
| US4878192A (en) * | 1986-07-11 | 1989-10-31 | Matsushita Electric Industrial Co. Ltd. | Arithmetic processor and divider using redundant signed digit arithmetic |
-
1991
- 1991-08-08 JP JP3223501A patent/JPH0546363A/ja active Pending
-
1992
- 1992-08-07 US US07/926,871 patent/US5365471A/en not_active Expired - Fee Related
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5365471A (en) | 1994-11-15 |
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