JPH03236097A - 画像表示方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像表示技術に関し、特に、ビットマツプ方
式の画像表示における縮小表示などに適用して有効な技
術に関する。

〔従来の技術〕

たとえば、情報処理機器やテレビジョン装置などにおけ
る画像表示手段として、従前の陰極線管に比較して大幅
な小型化および軽量化、さらには消費電力の低減などを
実現できるという利点を有する液晶ディスプレイが普及
している。

ところで、このような液晶ディスプレイにおける画像の
表示技術としては、たとえば、特開平１−３１３４６号
公報に開示される技術が知られている。

すなわち、飛び越し走査されるＩフレームの映像信号の
うち、互いに隣接し、かつ連続する奇数フィールドの映
像信号と偶数フィールドの映像信号とを、液晶駆動用電
極に重畳して印加する手段を設けるとともに、奇数フィ
ールドの映像信号と偶数フィールドの映像信号を極性が
互いに異なる交流映像信号とし、この交流映像信号の周
期はフレーム映像信号のフレーム周期と同一になるよう
にして、表示画像の分解能をテレビジョン映像信号の分
解能より低くする（縮小する）場合における、走査線の
間引きに起因する低周波数のフリッカ（ちらつき）現象
を抑止するとともに、滑らかな動画の表示を実現しよう
とするものである。

〔発明が解決しようとする課題〕

ところが、上記の従来技術は、通常のテレビジョン映像
信号のようなアナログ系の場合にはそれなりの効果があ
るものの、２値画像を取り扱う場合に固有な以下のよう
な課題に対する配慮がなされていない。

すなわち、ビットマツプ方式の画像表示において縮小表
示を行う場合、原画像を構成する複数のビット情報に単
純な間引き処理を施すだけでは、画像中の文字などを構
成する線や点の情報が欠落することが避けられず、判読
が困難になったり、擬似ハーフトーンを使用している領
域で、間引きパターンとデイザパターン（たとえば、原
画像の階調情報を面積変調したもの）との干渉によるモ
アレ縞が発生し、画質が劣化するなどの問題がある。

そこで、本発明の目的は、２値画像の縮小表示における
画質の劣化を防止することが可能な画像表示技術を提供
することにある。

本発明の他の目的は、簡単な回路構成で変則的な縮小倍
率による２値画像の縮小表示が可能な画像表示技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の言己述および添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、本発明になる画像表示方法は、ビットマツプ
形記憶装置に格納された２値画像の個々のビット情報と
ディスプレイにおける表示画像の個々の画素とを対応付
けて表示する画像表示方法であって、ビットマツプ形記
憶装置に格納された原画像のビット情報を間引くことに
よって縮小表示する際に、相互に補う形で成立する２種
以上の間引きパターンを抽出し、個々の間引きパターン
を、ディスプレイにおける表示フレーム周期毎に切り換
えて出力するものである。

また、本発明になる画像表示装置は、２値画像が格納さ
れるビットマツプ形記憶装贋と、このビットマツプ形記
憶装置に保持された個々のビット情報と個々の画素とを
対応付けて表示するディスプレイとからなる画像表示装
置であって、ビットマツプ形記憶装置に格納されたビッ
ト情報から、相互に補う形で成立する２種以上の間引き
パターンを抽出する第１の手段と、ディスプレイの表示
フレーム周期毎に、個々の間引きパターンを切り換えて
出力する第２の手段とを設けたものである。

〔作用〕

上記した本発明の画像表示方法によれば、たとえば、従
来のように原画像を構成するビット情報から単に一種類
の間引きパターンを構成する場合には必ず捨てられるビ
ット情報を救済して出力することができるとともに、出
力頻度は原画像のドツトのばらつきに応じて変化するの
で、縮小表示される文字画像などにおけるパターンの欠
落などが回避されるとともに、擬似ハーフトーンを使用
している領域などでは、モアレ縞などを生じることなく
原画像のドツトのばらつきに比例した輝度の画像が構成
される結果、縮小画像の画質の劣化を防止することがで
きる。

また、通常、非整数分の１の倍率を実現する場合、従来
の単純な間引きパターンを用いる方式では、ビット情報
の採取の平等性を確保するなどの目的で複雑な補間計算
を行う回路が必要となるが、本発明の画像表示方法の場
合には単位ビット群（たとえば８ビツト）から互いに補
う合う形で数ビットを採取するだけなので、簡単な回路
構成で非整数分の１の変則的な倍率を実現することがで
きる。

また、上記した本発明の画像表示装置によれば、たとえ
ば、従来のように原画像を構成するビット情報から単に
一種類の間引きパターンを構成する場合には必ず捨てら
れるビット情報を救済して出力することができるととも
に、出力頻度は原画像のドツトのばらつきに応じて変化
するので、縮小表示される文字画像などにおけるパター
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域などでは、モアレ縞などを生じるこ
となく、原画像のドツトのばらつきに比例した輝度の画
像が構成される結果、縮小＃像の画質の劣化を防止する
ことができる。

また、通常、非整数分の１の倍率を実現する場合、従来
の単純な間引きパターンを用いる方式では、ビット情報
の採取の平等性を確保するなどの目的で複雑な補間計算
を行う回路が必要となるが、本発明の画像表示装置の場
合には単位ビット群（たとえば８ビツト）から互いに補
う合う形で数ビットを採取するだけなので、簡単な回路
構成で非整数分の１の変則的な倍率を実現することがで
きる。

〔実施例〕

以下、図面を参照しながら、本発明の一実施例である画
像表示方法およびそれが実施される画像表示装置の一例
について詳細に説明する。

第１図は、本発明の一実施例である画像表示装置の構成
の一例を示すブロック図である。

本実施例の画像表示装置は、２値画像データのの１画素
に１ビツトが対応する形式で画像データが格納されるビ
ットマツプメモリ１００と、このビットマツプメモリ１
００から読み出されたビット情報に後述のような縮小処
理を施す縮小制御回路２００と、縮小後のビット情報を
保持するラインバッファメモリ３００と、表示読出回路
４００と、液晶ディスプレイなどからなる表示用ディス
プレイ５００とで構成されている。

また、縮小制御回路２００および表示読出回路４００は
、表示用ディスプレイ５００における後述のような同期
信号Ｓに同期した動作を行っている。

なお、以下の本実施例では、説明を簡略化するため、−
例としてビットマツプメモリ１００におけるビット情報
が１の時は黒表示、０の時は白表示となるモノクロディ
ジタル画像を取り扱うが、１ドツトに対してｎビットを
割り当てれば、カラー画像を扱えることは言うまでもな
い。

ビットマツプメモリ１００は、たとえば、第３図に示さ
れるようなデュアルポート型のダイナミックＲＡＭなど
からなるメモリ素子によって構成される。

すなわち、同図において、ＲＡＳＪよびＣＡＳ信号は、
ＡＤＲ信号を時分割入力する際の選択条件として作用す
る他、ＤＴ１０Ｅ信号などを組み合わせて当該メモリ素
子の動作を決定するのに用いられる。

ＷＥ倍信号、ライト動作信号である。ＤＡＴＡ信号は、
ランダムポートのデータ人出力であり、ＡＤＲ信号で指
定されたアドレスのデータを自由にアクセスできる。ま
た、ＳｉＯ信号は、シリアルポートのデータ人出力であ
り、リード転送という動作により、当該メモリ素子に内
蔵されているシリアルバッファに前もって転送されてい
るデータをＳＣ信号を与えることで順次読み出すことが
できる。本実施例では、この内蔵シリアルバッファを一
時的なラインバッファとして用いることにしている。

一方、表示用ディスプレイ５００は、たとえば液晶ディ
スプレイなどで構成され、第４図（ｂ）に示されるクロ
ック信号ＣＬＫＯ，クロック信号ＣＬＫｌ、　クロック
信号ＣＬＫ２を与えることにより、同図（ａ）に示され
るような画面５０１に画像が表示されるようになってい
る。

画面５０１は、縦方向が８０ドツト、横方向が４０ドツ
トからなり、上下方向の半分の位置で、主画面と下側面
とに分けられ、各々にデータを与えることで全体の画像
表示が行われる。

クロック信号ＣＬＫＯは、垂直同期信号であり、４０ラ
インに１回発生する。クロック信号ＣＬＫ１は、水平同
期信号であり、１ラインに１回発生する。クロック信号
ＣＬＫ２は、データ転送りロックでありｌラインに５ク
ロック発生する。

主画面および下側面へのデータは、各々、クロック信号
ＣＬＫ２に同期して８ビツトずつ転送される。

すなわち、同図ら）のＵＤ７〜０が上面面データ、ＬＤ
７〜０が下側面データである。

なお、第１図に示した同期信号Ｓは、クロック信号ＣＬ
ＫＯ，ＣＬＫＩ、ＣＬＫ２を示している。

次に縮小制御回路２００の構成の一例について説明する
。本実施例の縮小制御回路２００は、お右よそ次のよう
な機能を持つ。

〔ｌ〕、水平方向に対しデータを間引いてラインバッフ
ァメモリ３００にデータを書き込む。

（２）、垂直方向に対し、データを間引く。すなわち、
ラインの飛び越し走査を行う。

（３）、　（１）および（２）の間引きパターンを１フ
レ一ム単位に切り換える。

本実施例の縮小制御回路２００における間引きパターン
は、たとえば、第２図に示されるように、８ビツトから
互いに補い合うように５ビツトをとって生成される間引
きパターン１および間引きパターン２からなる。すなわ
ち、本実施例の場合の縮小率は５／８である。

第５図は、縮小制御回路２００を構成し、水平方向にお
ける間引き処理を行う水平方向縮小制御回路２００Ｈの
一例を示すブロック図である。

前述の第３図に示したように、１ライン分のデータが１
６ビツト単位にビットマツプメモリ１００からＳｉＯ信
号として読み出されるので、縮小制御回路２００には１
６ビツト単位にデータが人力される。また、後述のよう
に、縮小制御回路２００の後段に接続されるラインバッ
ファメモリ３００は、８ピット単位に書き込める構造と
なっているので、縮小制御回路２００からの出力は８ビ
ット単位に行われる。これは、最終的な出力が、本実施
例においては、第４図に示したように、８ビット単位に
転送する仕様となっているた給である。

一方、本実施例では、縮小倍率を５／８としているため
、１回のシリアルリード単位が５の倍数となり、これを
調整する必要があり、この調整動作を行うのが本回路で
ある。

すなわち、カウンタ２０１は、４進カウンタであり、当
該４進カウンタ２０１の出力は、デコーダ２０２に入力
されてデコード信号を生成する。

デコード信号は、それぞれＡＮＤ回路２０４，２０５．
２０６．２０７に入力されている。

まず、ＳＣに同期してＳｉＯから１６ビツト単位にデー
タを読み出す。読み出されたデータは、セレクタ２０３
に人力される際に１０ビツトに間引かれて入力される。

この人カバターンは、第２図に示した２種の間引きパタ
ーンとなるように、データ線を選択することで生成され
る。

フリップフロップ２１４からセレクタ２０３に出力され
るＳＥＬ信号は、クロック信号ＣＬＫＯの人力毎に、す
なわち１フレームに１回ずつ切り替わるので、間引きパ
ターンｌおよび２も同様に切り替わる。

入力された１０ビツトのデータは、まずフリップフロッ
プ２０８に格納される。続いて、ＳＣ信号１クロツクに
つき１０ビツトずつ順次フリップフロップ２０９．フリ
ップフロップ２１０．フリップフロップ２１１に格納さ
れる。また、この格納操作と同時に、５進カウンタ２１
２によって動作するセレクタ２１３から８ビツトずつ読
み出され、順次、後段のラインバッファメモリ３００に
送出される。

この動作を１ライン分の必要なビット数だけ繰り返し、
動作を終了する。本実施例の場合には１ラインが４０ビ
ツト　（ドツト）で構成されているので、１回で１ライ
ン分の処理が完了する。

次に、第６図（ａ）は、縮小制御回路２００を構成し、
垂直方向の縮小処理を行う垂直方向縮小制御回路２００
Ｖの一例を示すブロック図である。

垂直方向の間引き制御は、ラインアドレスを計算する際
、↓２するか、＋１するかを選択可能とすることで実現
できる。

通常、間引かないで表示する場合のラインアドレスは、
第１ライン、第２ライン、第３ライン。

・・・第ｎラインと順次増加させればよいが、間引く場
合には、例えば、第２図の間引きパターン１の場合には
、第２ライン、第３ライン、第５ライン、第６ライン、
第８ライン・・・第ｎラインのようにラインアドレスを
変化させる必要がある。

そこで、第６図（ａ）に示されるような回路によって、
このようなラインアドレスの変化を実現する。

すなわち、同図において、２２１は、第１ラインのアド
レスを格納するレジスタであり、このレジスタ２２１の
値は、インクリメンタ２２２およびセレクタ２２５を介
してフリップフロップ２２６にロードされる。このロー
ドは、クロック信号ＣＬＫＯに同期して行われ、５ＥＬ
＝１のとき、レジスタ２２１の値はそのままロードされ
、５ＥＬ＝０のとき、レジスタ２２１の値＋１の値がロ
ードされる。これは、間引きパターン１と間引きパター
ン２では、１番目の操作ラインが異なるためである。す
なわち、間引きパターン１では１番目の走査ラインが第
２ラインとなり間引きパターン２では、１番目の走査ラ
インが第１ラインとなる。

フリップフロップ２２６の出力は、インクリメンタ２２
３，２２４およびセレクタ２２５を介して再度フリップ
フロップ２２６に入力されており、これにより−１また
は＋２の選択が可能なカウンタを構成する。

この−１−１または＋２の選択は、後述のンーケンサか
らインクリメンタ２２４に入力されるＰＬＵＳ２ＥＮ信
号によって行われ、当該ＰＬＵＳ２ＥＮ信号がイネーブ
ル状態じＬ″）のとき＋２、ディスエーブル状態じＨ−
）のとき＋１カウンタとして動作する。

第６図に（ｂ）に示されるように、縦方向にふける間引
きパターン１と間引きパターン２は、異なる二つのイン
クリメントパターンを持つので、当該二つのインクリメ
ントパターンを実現できるようにシーケンサを組む。

本実施例のシーケンサは、クロック信号ＣＬＫ１によっ
てカウントアツプされるカウンタ２２７およびデコーダ
２２８からなる５進カウンタと、前記２種のインクリメ
ントパターンの各々の＋２の時を検出するＯＲ回路２２
９およびＯＲ回路２３０と、これらの出力のいずれかを
選択するセレクタ２３１および当該セレクタ２３１の論
理出力を反転してＰＬＵＳ２ＥＮ信号として出力インバ
ータ２３２とで構成されている。

このような５進シーケンサにて、第６図（社）に示され
るような５回１周期のカウンタのインクリメントパター
ンを実現することができる。

本実施例の場合には、このインクリメントパターンを４
０回繰り返すことで１周期（フレーム）が構成される。

このように、縮小制御回路２００を構成する水平方向縮
小制御回路２００Ｈおよび垂直方向縮小制御回路２００
ｖにより、縮小制御回路２００における水平および垂直
方向にふける異なる複数種の間引きパターンの生成と、
当該複数種の間引きパターンの出力の切り換えが可能と
なる。

なお、上記の縮小制御回路２００の説明では縮小率が５
／８の場合について説明したが、同様の手法により、そ
の他の任意の縮小率に対応することができる。

また、複雑な間引きシーケンスが要求される場合には、
間引きパターンのシーケンス部分を読み出し専用メモリ
などの記憶素子などに配憶させておくことにより、回路
構成などの簡略化を図ることができる。

一方、縮小制御回路２００から出力されたデータを一時
的に保持するラインバッファメモリ３００の構成の一例
を示すものが第７図である。

本実施例のラインバッファメモリ３００は、複数のＦＩ
ＦＯ型メモリ３０５　（ＦＩＦＯＩ）、　Ｆ　Ｉ　Ｆ　
Ｏ型メモリ３０６　（ＦＩＦＤ２＞およびＦＩＦＯ型メ
モリ３０７　　（ＦＩＦＯ３）、　　Ｆ　Ｉ　Ｆ　Ｏ型
メモリ３０８　　（ＰＩＦＯ４）とを備えている。

ＰＩＦ［］１　およびＦＩＦＯ２と、ＦＩＦＯ３および
ＰＩＦ［］４　には、それぞれセレクタ３０３およびセ
レクタ３０４を介して、リードアドレスカウンタ３０１
およびライトアドレスカウンタ３０２が接続されている
。

ＦＩＦＯＩ　には、表示用ディスプレイ５００の上半分
のデータが、ＦＩＦＤ２　には下半分のデータが格納さ
れ、同様に、ＦＩＦＯ３には上半分のデータが、ＰＩＦ
Ｏ４には下半分のデータが格納される。

そして、ＰＩＦＯＬ　およびＦＩＦＯ２と、ＰＩＦＤ３
　およびＦＩＦＯ４とは、セレクタ３０３ふよび３０４
によって、リード状態およびライト状態を互いに逆にす
ることにより、表示用ディスプレイ５００における連続
した画像の表示が行われるものである。

すなわち、ライト時には、１ライン周期（第４図のクロ
ック信号ＣＬＫＩの１周期）中に上側面のラインデータ
と、子画面のラインデータを、順次ＰＩＦＤＩ（または
３）と、ＦＩＦＯ２（または４）に書き込み、リード時
には、Ｆ［ＦＯｌ（または３）と、ＦＩＦＤ２（または
４）のラインデータを、表示続出回路４００が同時に読
み出して表示用ディスプレイ５００に出力することによ
り、画像の表示が行われる。

このようなラインバッファメモリ３００により、たとえ
ば液晶ディスプレイなどからなる本実施例の表示用ディ
スプレイ５００のように、同時に２画面分のデータを必
要とする表示装置に対応している。

なお、通常のビデオインターフェイスを持ち、同時に１
画面分のデータしか持つ必要がない場合には前述のよう
なラインバッファメモリ３００は一切不要であり、縮小
制御回路２００の出力を表示用ディスプレイ５００に与
えるだけでよい。

以下、本実施例の画像表示装置の作用の一例について説
明する。

まず、ビットマツプメモリ１００に格納された画像デー
タは、同期信号Ｓに同期して縮小制御回路２００に読み
出され、ラインバッファメモリ３００に１ライン毎に書
き込まれる。

このとき、縮小制御回路２００は、水平方向に対しデー
タを間引いてラインバッファメモリ３００にデータを書
き込むとともに、ラインの飛び越し走査を行うことで、
垂直方向に対しデータを間引き、さらに、間引きパター
ンを１フレ一ム単位に切り換えて、ラインバッファメモ
リ３００のＦＩＦｏｌ（または３）と、ＰＩＦＯ２（ま
たは４）に書き込む。

そして、ラインバッファメモリ３００に格納されたデー
タは、この書き込み動作と互いに逆になる読み出し動作
としてＦＩＦＯ２（または４）と、ＦＩＦＯＩ（または
３）から表示読出回路４００により、同期信号Ｓに同期
して読み出されて表示用ディスプレイ５００に出力され
、当該表示用ディスプレイ５００に縮小画像が表示され
る。

この時、前述の縮小制御回路２００の機能により、出力
される間引きパターンを切り換えることで、固定的な単
一の間引きパターンの場合には捨てられるビット情報が
何フレームか（ｆｌｌｌｌ引きパターンの種類による）
に１回は出力される。

すなわち、縮小制御回路２００において９Ｊ２図に示さ
れるように、もとの８ビツト　（ドツト）のデータから
相互に補い合う５ビツト（ドツト）の間引きパターンｌ
および間引きパターン２を選択すると原画像は５／８に
縮小されて表示されることになる。

８個のドツトを左から第１ビツト、第２ビツト・・・第
８ビツトと呼ぶことにし、第１ビツトのデータに着目す
る。たとえば、従来のように間引きパターン１だけを出
力することで縮小を行った場合には、第１ビツトのデー
タは必ず捨てられる。

このため、出力される画像がジグザグになったり一部が
欠落するなどして画質が劣化し、文字画像の場合などで
は判読困難となるなどの問題を生じる。

一方、本実施例の場合には、第２図に示される間引きパ
ターン１と間引きパターン２とを、たとえば１フレーム
毎に交互に出力することにより、第１ビツトのデータは
２回に１回の割合で出力されることになり、当該第１ビ
ツトのデータを救済して有効に利用することができる。

また、第１ビツトのデータが黒画素の場合には、表示用
ディスプレイ５００上には、普通の半分の輝度で出力さ
れる。

これにより、必要以上に黒画素が強調されず、なおかつ
、すべてのドツトデータを有効に出力できるようになる
。特に、階調データを面積変調して（デイザ方式等）入
力されている写真などの画像においては、階調情報自体
も失われないため、単一の間引きパターンだけの出力の
場合に比較して、滑らかな画像が得られる。しかも、こ
のような効果は、「間引きパターンを切り換えるｌとい
う簡明な原理に基づいているので、複雑な補間計算など
を必要とせず、上述のような簡単な回路で実現でき、デ
ィスプレイ表示のような実時間制御が必須な場合にを効
である。

なお、間引きパターン数と縮小倍率との関係は、最低必
要な間引きパターン数をｎとした場合、次の式で求まる
。

１／２”−’　　≦　縮小率　＜　　１／２″−”ただ
し、ｎ：自然数。

また、この場合の縮小率は、単に整数分の１に限らず、
上記の５／８倍のような倍率にも容易に適用でき、良好
な縮小画像が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

たとえば、間引きパターンの種類は３種以上でもよい。

また、画像表示装置の各部を構成する回路は、前記実施
例に例示したものに限定されない。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、以下のとおりで
ある。

すなわち、本発明になる画像表示方法によれば、ビット
マツプ形記憶装萱に格納された２値画像の個々のビット
情報とディスプレイにおける表示画像の個々の画素とを
対応付けて表示する画像表示方法であって、前記ビット
マツプ形記憶装置に格納された原画像のビット情報を間
引くことによって縮小表示する際に、相互に補う形で成
立する２種以上の間引きパターンを抽出し、個々の前記
間引きパターンを、前記ディスプレイにおける表示フレ
ーム周期毎に切り換えて出力するので、たとえば、従来
のように原画像を構成するビット情報から単に一種類の
間引きパターンを構成する場合には必ず捨てられるビッ
ト情報を救済して出力することができるとともに、出力
頻度は原画像のドツトのばらつきに応じて変化する。

このため、縮小表示される文字画像などにおけるパター
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域な・どでは、モアレ縞などを生じる
ことなく、原画像のドツトのばらつきに比例した輝度の
画像が構成されるので、縮小画像の画質の劣化を防止す
ることができる。

さらに、通常、非整数分の１の倍率を実現する場合、従
来の単純な間引きパターンを用いる方式では、ビット情
報の採取の平等性を確保するなどの目的で複雑な補間計
算を行う回路が必要となるが、本発明の画像表示方法の
場合には単位ビット群（たとえば８ビツト）から互いに
補う合う形で数ビットを採取するだけなので、簡単な回
路構成で非整数分の１の変則的な倍率を実現することが
できる。

才だ、本発明になる画像表示装置によれば、２値画像が
格納されるビットマツプ形記憶装置と、このビットマツ
プ形記憶装置に保持された個々のビット情報と個々の画
素とを対応付けて表示するディスプレイとからなる画像
表示装置であって、前記ビットマツプ形記憶装置に格納
されたビット情報から、相互に補う形で成立する２種以
上の間引きパターンを抽出する第１の手段と、前記ディ
スプレイの表示フレーム周期毎に、個々の前記間引きパ
ターンを切り換えて出力する第２の手段とを備えている
ので、たとえば、従来のように原画像を構成するビット
情報から単に一種類の間引きパターンを構成する場合に
は必ず捨てられるビット情報を救済して出力することが
できるとともに、出力頻度は原画像のドツトのばらつき
に応じて変化する。

このため、縮小表示される文字画像などにおけるパター
ンの欠落などが回避されるとともに、擬似ハーフトーン
を使用している領域などでは、モアレ縞などを生じるこ
となく、原画像のドツトのばらつきに比例した輝度の画
像が構成されるので、縮小画像の画質の劣化を防止する
ことができる。

さらに、通常、非整数分の１の倍率を実現する場合、従
来の単純な間引きパターンを用いる方式では、ビット情
報の採取の平等性を確保するなどの目的で複雑な補間計
算を行う回路が必要となるが、本発明の画像表示装置の
場合には単位ビット群（たとえば８ビツト）から互いに
補う合う形で数ビットを採取するだけなので、簡単な回
路構成で非整数分の１の変則的な倍率を実現することが
できる。

【図面の簡単な説明】

第１図は、本発明の一実施例である画像表示装置の構成
の一例を示すブロック図、 第２図は、間引きパターンの生成方法の一例を示す説明
図、 第３図は、ビットマツプメモリの構成の一例を示す図、 第４図（ａ）およびら）は、表示用ディスプレイおよび
その制御信号の一例を示す説明図、 第５図は、縮小制御回路の一部の構成の一例を示すブロ
ック図、 第６図（ａ）および（ｂ）は、縮小制御回路の一部の構
成の一例を示すブロック図およびその作用を説明する説
明図、 第７図は、ラインバッファメモリの構成の一例を示すブ
ロック図である。 １．２・・・間引キパターン、１００・・・ビットマツ
プメモリ、２００・・・縮小制御回路、２００Ｈ・・・
水平方向縮小制御回路、２００ｖ・・・垂直方向縮小制
御回路、２０１・・・４進カウンタ、２０２・・・デコ
ーダ、２０３・・・セレクタ、２０４〜２０７・・・Ａ
ＮＤ回路、２０８〜２１１・・・フリップフロップ、２
１２’・・・５進カウンタ、２１３・・・セレクタ、２
１４・・・フリップフロップ、２２１・・・レジスタ、
２２２〜２２４・・・インクリメンタ、２２５・・・セ
レクタ、２２６・・・フリップフロップ、２２７・・・
カウンタ、２２８・・・デコーダ、２２９．２３０・・
・ＯＲ回路、２３１・・・セレクタ、２３２・・・出力
インバータ、３００・・・ラインバッファメモリ、３０
１・・・リードアドレスカウンタ、３０２・・・ライト
アドレスカウンタ、３０３．３０４・・・セレクタ、３
０５〜３０８・　・　・ＦＩＦＯ型メモツメモリ０・・
・表示読出回路、５００・・・表示用ディスプレイ、５
０１・・・画面、ＣＬＫＯ，ＣＬＫＩ。 ＣＬＫ２・・・クロック信号、Ｓ・・・同期信号。 第１図

Claims (1)

1. 【特許請求の範囲】 １、ビットマップ形記憶装置に格納された２値画像の個
   々のビット情報とディスプレイにおける表示画像の個々
   の画素とを対応付けて表示する画像表示方法であって、
   前記ビットマップ形記憶装置に格納された原画像のビッ
   ト情報を間引くことによって縮小表示する際に、相互に
   補う形で成立する２種以上の間引きパターンを抽出し、
   個々の前記間引きパターンを、前記ディスプレイにおけ
   る表示フレーム周期毎に切り換えて出力することを特徴
   とする画像表示方法。 ２、２値画像が格納されるビットマップ形記憶装置と、
   このビットマップ形記憶装置に保持された個々のビット
   情報と個々の画素とを対応付けて表示するディスプレイ
   とからなる画像表示装置であって、前記ビットマップ形
   記憶装置に格納されたビット情報から、相互に補う形で
   成立する２種以上の間引きパターンを抽出する第１の手
   段と、前記ディスプレイの表示フレーム周期毎に、個々
   の前記間引きパターンを切り換えて出力する第２の手段
   とを備えたことを特徴とする画像表示装置。 ３、前記ディスプレイが、液晶ディスプレイであること
   を特徴とする請求項２記載の画像表示装置。