JP2510019B2

JP2510019B2 - 画像表示方法および装置

Info

Publication number: JP2510019B2
Application number: JP2033420A
Authority: JP
Inventors: 太門真下; 広金澤; 久徳佐伯; 敏樹森田; 弘光皆本
Original assignee: Hitachi Software Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Software Engineering Co Ltd; Hitachi Ltd
Priority date: 1990-02-14
Filing date: 1990-02-14
Publication date: 1996-06-26
Anticipated expiration: 2011-06-26
Also published as: JPH03236097A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、画像表示技術に関し、特に、ビットマップ
方式の画像表示における縮小表示などに適用して有効な
技術に関する。

〔従来の技術〕

たとえば、情報処理機器やテレビジョン装置などにお
ける画像表示手段として、従前の陰極線管に比較して大
幅な小型化および軽量化、さらには消費電力の低減など
を実現できるという利点を有する液晶ディスプレイが普
及している。

ところで、このような液晶ディスプレイにおける画像
の表示技術としては、たとえば、特開平1-31346号公報
に開示される技術が知られている。

すなわち、飛び越し走査される１フレームの映像信号
のうち、互いに隣接し、かつ連続する奇数フィールドの
映像信号と偶数フィールドの映像信号とを、液晶駆動用
電極に重畳して印加する手段を設けるとともに、奇数フ
ィールドの映像信号と偶数フィールドの映像信号を極性
が互いに異なる交流映像信号とし、この交流映像信号の
周期はフレーム映像信号のフレーム周期と同一になるよ
うにして、表示画像の分解能をテレビジョン映像信号の
分解能より低くする（縮小する）場合における、走査線
の間引きに起因する低周波数のフリッカ（ちらつき）現
象を抑止するとともに、滑らかな動画の表示を実現しよ
うとするものである。

〔発明が解決しようとする課題〕

ところが、上記の従来技術は、通常のテレビジョン映
像信号のようなアナログ系の場合にはそれなりの効果が
あるものの、２値画像を取り扱う場合に固有な以下のよ
うな課題に対する配慮がなされていない。

すなわち、ビットマップ方式の画像表示において縮小
表示を行う場合、原画像を構成する複数のビット情報に
単純な間引き処理を施すだけでは、画像中の文字などを
構成する線や点の情報が欠落することが避けられず、判
読が困難になったり、擬似ハーフトーンを使用している
領域で、間引きパターンとディザパターン（たとえば、
原画像の階調情報を面積変調したもの）との干渉による
モアレ縞が発生し、画質が劣化するなどの問題がある。

そこで、本発明の目的は、２値画像の縮小表示におけ
る画質の劣化を防止することが可能な画像表示技術を提
供することにある。

本発明の他の目的は、簡単な回路構成で変則的な縮小
倍率による２値画像の縮小表示が可能な画像表示技術を
提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。

すなわち、本発明になる画像表示方法は、ビットマッ
プ形記憶装置に格納された２値画像の個々のビット情報
とディスプレイにおける表示画像の個々の画素とを対応
付けて表示する画像表示方法であって、ビットマップ形
記憶装置に格納された原画像のビット情報を間引くこと
によって縮小表示する際に、相互に補う形で成立する２
種以上の間引きパターンを抽出し、個々の間引きパター
ンを、ディスプレイにおける表示フレーム周期毎に切り
換えて出力するものである。

また、本発明になる画像表示装置は、２値画像が格納
されるビットマップ形記憶装置と、このビットマップ形
記憶装置に保持された個々のビット情報と個々の画素と
を対応付けて表示するディスプレイとからなる画像表示
装置であって、ビットマップ形記憶装置に格納されたビ
ット情報から、相互に補う形で成立する２種以上の間引
きパターンを抽出する第１の手段と、ディスプレイの表
示フレーム周期毎に、個々の間引きパターンを切り換え
て出力する第２の手段とを設けたものである。

〔作用〕

上記した本発明の画像表示方法によれば、たとえば、
従来のように原画像を構成するビット情報から単に一種
類の間引きパターンを構成する場合には必ず捨てられる
ビット情報を救済して出力することができるとともに、
出力頻度は原画像のドットのばらつきに応じて変化する
ので、縮小表示される文字画像などにおけるパターンの
欠落などが回避されるとともに、擬似ハーフトーンを使
用している領域などでは、モアレ縞などを生じることな
く原画像のドットのばらつきに比例した輝度の画像が構
成される結果、縮小画像の画質の劣化を防止することが
できる。

また、通常、非整数分の１の倍率を実現する場合、従
来の単純な間引きパターンを用いる方式では、ビット情
報の採取の平等性を確保するなどの目的で複雑な補間計
算を行う回路が必要となるが、本発明の画像表示方法の
場合には単位ビット群（たとえば８ビット）から互いに
補う合う形で数ビットを採取するだけなので、簡単な回
路構成で非整数分の１の変則的な倍率を実現することが
できる。

また、上記した本発明の画像表示装置によれば、たと
えば、従来のように原画像を構成するビット情報から単
に一種類の間引きパターンを構成する場合には必ず捨て
られるビット情報を救済して出力することができるとと
もに、出力頻度は原画像のドットのばらつきに応じて変
化するので、縮小表示される文字画像などにおけるパタ
ーンの欠落などが回避されるとともに、擬似ハーフトー
ンを使用している領域などでは、モアレ縞などを生じる
ことなく、原画像のドットのばらつきに比例した輝度の
画像が構成される結果、縮小画像の画質の劣化を防止す
ることができる。

また、通常、非整数分の１の倍率を実現する場合、従
来の単純な間引きパターンを用いる方式では、ビット情
報の採取の平等性を確保するなどの目的で複雑な補間計
算を行う回路が必要となるが、本発明の画像表示装置の
場合には単位ビット群（たとえば８ビット）から互いに
補う合う形で数ビットを採取するだけなので、簡単な回
路構成で非整数分の１の変則的な倍率を実現することが
できる。

〔実施例〕以下、図面を参照しながら、本発明の一実施例である
画像表示方法およびそれが実施される画像表示装置の一
例について詳細に説明する。

第１図は、本発明の一実施例である画像表示装置の構
成の一例を示すブロック図である。

本実施例の画像表示装置は、２値画像データのの１画
素に１ビットが対応する形式で画像データが格納される
ビットマップメモリ100と、このビットマップメモリ100
から読み出されたビット情報に後述のような縮小処理を
施す縮小制御回路200と、縮小後のビット情報を保持す
るラインバッファメモリ300と、表示読出回路400と、液
晶ディスプレイなどからなる表示用ディスプレイ500と
で構成されている。

また、縮小制御回路200および表示読出回路400は、表
示用ディスプレイ500における後述のような同期信号Ｓ
に同期した動作を行っている。

なお、以下の本実施例では、説明を簡略化するため、
一例としてビットマップメモリ100におけるビット情報
が１の時は黒表示、０の時は白表示となるモノクロディ
ジタル画像を取り扱うが、１ドットに対してｎビットを
割り当てれば、カラー画像を扱えることは言うまでもな
い。

ビットマップメモリ100は、たとえば、第３図に示さ
れるようなデュアルポート型のダイナミックRAMなどか
らなるメモリ素子によって構成される。

すなわち、同図において、RASおよびCAS信号は、ADR
信号を時分割入力する際の選択条件として作用する他、
DT/OE信号などを組み合わせて当該メモリ素子の動作を
決定するのに用いられる。

WE信号は、ライト動作信号である。DATA信号は、ラン
ダムポートのデータ入出力であり、ADR信号で指定され
たアドレスのデータを自由にアクセスできる。また、Si
O信号は、シリアルポートのデータ入出力であり、リー
ド転送という動作により、当該メモリ素子に内蔵されて
いるシリアルバッファに前もって転送されているデータ
をSC信号を与えることで順次読み出すことができる。本
実施例では、この内蔵シリアルバッファを一時的なライ
ンバッファとして用いることにしている。

一方、表示用ディスプレイ500は、たとえば液晶ディ
スプレイなどで構成され、第４図（ｂ）に示されるクロ
ック信号CLK0,クロック信号CLK1,クロック信号CLK2を与
えることにより、同図（ａ）に示されるような画面501
に画像が表示されるようになっている。

画面501は、縦方向が80ドット、横方向が40ドットか
らなり、上下方向の半分の位置で、上画面と下画面とに
分けられ、各々にデータを与えることで全体の画像表示
が行われる。

クロック信号CLK0は、垂直同期信号であり、40ライン
に１回発生する。クロック信号CLK1は、水平同期信号で
あり、１ラインに１回発生する。クロック信号CLK2は、
データ転送クロックであり１ラインに５クロック発生す
る。

上画面および下画面へのデータは、各々、クロック信
号CLK2に同期して８ビットずつ転送される。

すなわち、同図（ｂ）のUD7〜０が上画面データ、LD7
〜０が下画面データである。

なお、第１図に示した同期信号Ｓは、クロック信号CL
K0,CLK1,CLK2を示している。

次に縮小制御回路200の構成の一例について説明す
る。本実施例の縮小制御回路200は、おおよそ次のよう
な機能を持つ。

（１）．水平方向に対しデータを間引いてラインバッフ
ァメモリ300にデータを書き込む。

（２）．垂直方向に対し、データを間引く。すなわち、
ラインの飛び越し走査を行う。

（３）．（１）および（２）の間引きパターンを１フレ
ーム単位に切り換える。

本実施例の縮小制御回路200における間引きパターン
は、たとえば、第２図に示されるように、８ビットから
互いに補い合うように５ビットをとって生成される間引
きパターン１および間引きパターン２からなる。すなわ
ち、本実施例の場合の縮小率は5/8である。

第５図は、縮小制御回路200を構成し、水平方向にお
ける間引き処理を行う水平方向縮小制御回路200Hの一例
を示すブロック図である。

前述の第３図に示したように、１ライン分のデータが
16ビット単位にビットマップメモリ100からSiO信号とし
て読み出されるので、縮小制御回路200には16ビット単
位にデータが入力される。また、後述のように、縮小制
御回路200の後段に接続されるラインバッファメモリ300
は、８ビット単位に書き込める構造となっているので、
縮小制御回路200からの出力は８ビット単位に行われ
る。これは、最終的な出力が、本実施例においては、第
４図に示したように、８ビット単位に転送する仕様とな
っているためである。

一方、本実施例では、縮小倍率を5/8としているた
め、１回のシリアルリード単位が５の倍数となり、これ
を調整する必要があり、この調整動作を行うのが本回路
である。

すなわち、カウンタ201は、４進カウンタであり、当
該４進カウンタ201の出力は、デコーダ202に入力されて
デコード信号を生成する。デコード信号は、それぞれAN
D回路204,205,206,207に入力されている。

まず、SCに同期してSiOから16ビット単位にデータを
読み出す。読み出されたデータは、セレクタ203に入力
される際に10ビットに間引かれて入力される。この入力
パターンは、第２図に示した２種の間引きパターンとな
るように、データ線を選択することで生成される。

フリップフロップ214からセレクタ203に出力されるSE
L信号は、クロック信号CLK0の入力毎に、すなわち１フ
レームに１回ずつ切り替わるので、間引きパターン１お
よび２も同様に切り替わる。

入力された10ビットのデータは、まずフリップフロッ
プ208に格納される。続いて、SC信号１クロックにつき1
0ビットずつ順次フリップフロップ209,フリップフロッ
プ210,フリップフロップ211に格納される。また、この
格納操作と同時に、５進カウンタ212によって動作する
セレクタ213から８ビットずつ読み出され、順次、後段
のラインバッファメモリ300に送出される。

この動作を１ライン分の必要なビット数だけ繰り返
し、動作を終了する。本実施例の場合には１ラインが40
ビット（ドット）で構成されているので、１回で１ライ
ン分の処理が完了する。

次に、第６図（ａ）は、縮小制御回路200を構成し、
垂直方向の縮小処理を行う垂直方向縮小制御回路200Vの
一例を示すブロック図である。

垂直方向の間引き制御は、ラインアドレスを計算する
際、＋２するか、＋１するかを選択可能とすることで実
現できる。

通常、間引かないで表示する場合のラインアドレス
は、第１ライン、第２ライン，第３ライン，・・・第ｎ
ラインと順次増加させればよいが、間引く場合には、例
えば、第２図の間引きパターン１の場合には、第２ライ
ン、第３ライン，第５ライン，第６ライン，第８ライン
・・・第ｎラインのようにラインアドレスを変化させる
必要がある。

そこで、第６図（ａ）に示されるような回路によっ
て、このようなラインアドレスの変化を実現する。

すなわち、同図において、221は、第１ラインのアド
レスを格納するレジスタであり、このレジスタ221の値
は、インクリメンタ222およびセレクタ225を介してフリ
ップフロップ226にロードされる。このロードは、クロ
ック信号CLK0に同期して行われ、SEL＝１のとき、レジ
スタ221の値はそのままロードされ、SEL＝０のとき、レ
ジスタ221の値＋１の値がロードされる。これは、間引
きパターン１と間引きパターン２では、１番目の操作ラ
インが異なるためである。すなわち、間引きパターン１
では１番目の走査ラインが第２ラインとなり間引きパタ
ーン２では、１番目の走査ラインが第１ラインとなる。

フリップフロップ226の出力は、インクリメンタ223,2
24およびセレクタ225を介して再度フリップフロップ226
に入力されており、これにより＋１または＋２の選択が
可能なカウンタを構成する。

この＋１または＋２の選択は、後述のシーケンサから
インクリメンタ224に入力される▲▼信
号によって行われ、当該▲▼信号がイネ
ーブル状態（"L"）のとき＋２、ディスエーブル状態（"
H"）のとき＋１カウンタとして動作する。

第６図に（ｂ）に示されるように、縦方向における間
引きパターン１と間引きパターン２は、異なる二つのイ
ンクリメントパターンを持つので、当該二つのインクリ
メントパターンを実現できるようにシーケンサを組む。

本実施例のシーケンサは、クロック信号CLK1によって
カウントアップされるカウンタ227およびデコーダ228か
らなる５進カウンタと、前記２種のインクリメントパタ
ーンの各々の＋２の時を検出するOR回路229およびOR回
路230と、これらの出力のいずれかを選択するセレクタ2
31および当該セレクタ231の論理出力を反転して▲
▼信号として出力インバータ232とで構成さ
れている。

このような５進シーケンサにて、第６図（ｂ）に示さ
れるような５回１周期のカウンタのインクリメントパタ
ーンを実現することができる。

本実施例の場合には、このインクリメントパターンを
40回繰り返すことで１周期（フレーム）が構成される。

このように、縮小制御回路200を構成する水平方向縮
小制御回路200Hおよび垂直方向縮小制御回路200Vによ
り、縮小制御回路200における水平および垂直方向にお
ける異なる複数種の間引きパターンの生成と、当該複数
種の間引きパターンの出力の切り換えが可能となる。

なお、上記の縮小制御回路200の説明では縮小率が5/8
の場合について説明したが、同様の手法により、その他
の任意の縮小率に対応することができる。

また、複雑な間引きシーケンスが要求される場合に
は、間引きパターンのシーケンス部分を読み出し専用メ
モリなどの記憶素子などに記憶させておくことにより、
回路構成などの簡略化を図ることができる。

一方、縮小制御回路200から出力されたデータを一時
的に保持するラインバッファメモリ300の構成の一例を
示すものが第７図である。

本実施例のラインバッファメモリ300は、複数のFIFO
型メモリ305（FIFO1）,FIFO型メモリ306（FIFO2）およ
びFIFO型メモリ307（FIFO3）、FIFO型メモリ308（FIFO
4）とを備えている。

FIFO1およびFIFO2と、FIFO3およびFIFO4には、それぞ
れセレクタ303およびセレクタ304を介して、リードアド
レスカウンタ301およびライトアドレスカウンタ302が接
続されている。

FIFO1には、表示用ディスプレイ500の上半分のデータ
が、FIFO2には下半分のデータが格納され、同様に、FIF
O3には上半分のデータが、FIFO4には下半分のデータが
格納される。

そして、FIFO1およびFIFO2と、FIFO3およびFIFO4と
は、セレクタ303および304によって、リード状態および
ライト状態を互いに逆にすることにより、表示用ディス
プレイ500における連続した画像の表示が行われるもの
である。

すなわち、ライト時には、１ライン周期（第４図のク
ロック信号CLK1の１周期）中に上画面のラインデータ
と、下画面のラインデータを、順次FIFO1（または３）
と、FIFO2（または４）に書き込み、リード時には、FIF
O1（または３）と、FIFO2（または４）のラインデータ
を、表示読出回路400が同時に読み出して表示用ディス
プレイ500に出力することにより、画像の表示が行われ
る。

このようなラインバッファメモリ300により、たとえ
ば液晶ディスプレイなどからなる本実施例の表示用ディ
スプレイ500のように、同時に２画面分のデータを必要
とする表示装置に対応している。

なお、通常のビデオインターフェイスを持ち、同時に
１画面分のデータしか持つ必要がない場合には前述のよ
うなラインバッファメモリ300は一切不要であり、縮小
制御回路200の出力を表示用ディスプレイ500に与えるだ
けでよい。

以下、本実施例の画像表示装置の作用の一例について
説明する。

まず、ビットマップメモリ100に格納された画像デー
タは、同期信号Ｓに同期して縮小制御回路200に読み出
され、ラインバッファメモリ300に１ライン毎に書き込
まれる。

このとき、縮小制御回路200は、水平方向に対しデー
タを間引いてラインバッファメモリ300にデータを書き
込むとともに、ラインの飛び越し走査を行うことで、垂
直方向に対しデータを間引き、さらに、間引きパターン
を１フレーム単位に切り換えて、ラインバッファメモリ
300のFIFO1（または３）と、FIFO2（または４）に書き
込む。

そして、ラインバッファメモリ300に格納されたデー
タは、この書き込み動作と互いに逆になる読み出し動作
としてFIFO2（または４）と、FIFO1（または３）から表
示読出回路400により、同期信号Ｓに同期して読み出さ
れて表示用ディスプレイ500に出力され、当該表示用デ
ィスプレイ500に縮小画像が表示される。

この時、前述の縮小制御回路200の機能により、出力
される間引きパターンを切り換えることで、固定的な単
一の間引きパターンの場合には捨てられるビット情報が
何フレームか（間引きパターンの種類による）に１回は
出力される。

すなわち、縮小制御回路200において第２図に示され
るように、もとの８ビット（ドット）のデータから相互
に補い合う５ビット（ドット）の間引きパターン１およ
び間引きパターン２を選択すると原画像は5/8に縮小さ
れて表示されることになる。

８個のドットを左から第１ビット、第２ビット・・・
第８ビットと呼ぶことにし、第１ビットのデータに着目
する。たとえば、従来のように間引きパターン１だけを
出力することで縮小を行った場合には、第１ビットのデ
ータは必ず捨てられる。

このため、出力される画像がジグザグになったり一部
が欠落するなどして画質が劣化し、文字画像の場合など
では判読困難となるなどの問題を生じる。

一方、本実施例の場合には、第２図に示される間引き
パターン１と間引きパターン２とを、たとえば１フレー
ム毎に交互に出力することにより、第１ビットのデータ
は２回に１回の割合で出力されることになり、当該第１
ビットのデータを救済して有効に利用することができ
る。

また、第１ビットのデータが黒画素の場合には、表示
用ディスプレイ500上には、普通の半分の輝度で出力さ
れる。

これにより、必要以上に黒画素が強調されず、なおか
つ、すべてのドットデータを有効に出力できるようにな
る。特に、階調データを面積変調して（ディザ方式等）
入力されている写真などの画像においては、階調情報自
体も失われないため、単一の間引きパターンだけの出力
の場合に比較して、滑らかな画像が得られる。しかも、
このような効果は、「間引きパターンを切り換える」と
いう簡明な原理に基づいているので、複雑な補間計算な
どを必要とせず、上述のような簡単な回路で実現でき、
ディスプレイ表示のような実時間制御が必須な場合に有
効である。

なお、間引きパターン数と縮小倍率との関係は、最低
必要な間引きパターン数をｎとした場合、次の式で求ま
る。

1/2^n-1≦縮小率＜1/2^n-2 ただし、n:自然数。

また、この場合の縮小率は、単に整数分の１に限ら
ず、上記の5/8倍のような倍率にも容易に適用でき、良
好な縮小画像が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、間引きパターンの種類は３種以上でもよ
い。

また、画像表示装置の各部を構成する回路は、前記実
施例に例示したものに限定されない。

〔発明の効果〕

本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、以下のとおり
である。

すなわち、本発明になる画像表示方法によれば、ビッ
トマップ形記憶装置に格納された２値画像の個々のビッ
ト情報とディスプレイにおける表示画像の個々の画素と
を対応付けて表示する画像表示方法であって、前記ビッ
トマップ形記憶装置に格納された原画像のビット情報を
間引くことによって縮小表示する際に、相互に補う形で
成立する２種以上の間引きパターンを抽出し、個々の前
記間引きパターンを、前記ディスプレイにおける表示フ
レーム周期毎に切り換えて出力するので、たとえば、従
来のように原画像を構成するビット情報から単に一種類
の間引きパターンを構成する場合には必ず捨てられるビ
ット情報を救済して出力することができるとともに、出
力頻度は原画像のドットのばらつきに応じて変化する。

このため、縮小表示される文字画像などにおけるパタ
ーンの欠落などが回避されるとともに、擬似ハーフトー
ンを使用している領域などでは、モアレ縞などを生じる
ことなく、原画像のドットのばらつきに比例した輝度の
画像が構成されるので、縮小画像の画質の劣化を防止す
ることができる。

さらに、通常、非整数分の１の倍率を実現する場合、
従来の単純な間引きパターンを用いる方式では、ビット
情報の採取の平等性を確保するなどの目的で複雑な補間
計算を行う回路が必要となるが、本発明の画像表示方法
の場合には単位ビット群（たとえば８ビット）から互い
に補う合う形で数ビットを採取するだけなので、簡単な
回路構成で非整数分の１の変則的な倍率を実現すること
ができる。

また、本発明になる画像表示装置によれば、２値画像
が格納されるビットマップ形記憶装置と、このビットマ
ップ形記憶装置に保持された個々のビット情報と個々の
画素とを対応付けて表示するディスプレイとからなる画
像表示装置であって、前記ビットマップ形記憶装置に格
納されたビット情報から、相互に補う形で成立する２種
以上の間引きパターンを抽出する第１の手段と、前記デ
ィスプレイの表示フレーム周期毎に、個々の前記間引き
パターンを切り換えて出力する第２の手段とを備えてい
るので、たとえば、従来のように原画像を構成するビッ
ト情報から単に一種類の間引きパターンを構成する場合
には必ず捨てられるビット情報を救済して出力すること
ができるとともに、出力頻度は原画像のドットのばらつ
きに応じて変化する。

さらに、通常、非整数分の１の倍率を実現する場合、
従来の単純な間引きパターンを用いる方式では、ビット
情報の採取の平等性を確保するなどの目的で複雑な補間
計算を行う回路が必要となるが、本発明の画像表示装置
の場合には単位ビット群（たとえば８ビット）から互い
に補う合う形で数ビットを採取するだけなので、簡単な
回路構成で非整数分の１の変則的な倍率を実現すること
ができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である画像表示装置の構成
の一例を示すブロック図、第２図は、間引きパターンの生成方法の一例を示す説明
図、第３図は、ビットマップメモリの構成の一例を示す図、第４図（ａ）および（ｂ）は、表示用ディスプレイおよ
び制御信号の一例を示す説明図、第５図は、縮小制御回路の一部の構成の一例を示すブロ
ック図、第６図（ａ）および（ｂ）は、縮小制御回路の一部の構
成の一例を示すブロック図およびその作用を説明する説
明図、第７図は、ラインバッファメモリの構成の一例を示すブ
ロック図である。 1,2……間引きパターン、100……ビットアップメモリ、
200……縮小制御回路、200H……水平方向縮小制御回
路、200V……垂直方向縮小制御回路、201……４進カウ
ンタ、202……デコーダ、203……セレクタ、204〜207…
…AND回路、208〜211……フリップフロップ、212……５
進カウンタ、213……セレクタ、214……フリップフロッ
プ、221……レジスタ、222〜224……インクリメンタ、2
25……セレクタ、226……フリップフロップ、227……カ
ウンタ、228……デコーダ、229,230……OR回路、231…
…セレクタ、232……出力インバータ、300……ラインバ
ッファメモリ、301……リードアドレスカウンタ、302…
…ライトアドレスカウンタ、303,304……セレクタ、305
〜308……FIFO型メモリ、400……表示読出回路、500…
…表示用ディスプレイ、501……画面、CLK0,CLK1,CLK2
……クロック信号、Ｓ……同期信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐伯久徳神奈川県横浜市中区尾上町６丁目81番地日立ソフトウェアエンジニアリング株式会社内 (72)発明者森田敏樹神奈川県横浜市中区尾上町６丁目81番地日立ソフトウェアエンジニアリング株式会社内 (72)発明者皆本弘光神奈川県小田原市国府津2880番地株式会社日立製作所小田原工場内

Claims

(57)【特許請求の範囲】

【請求項１】ビットマップ形記憶装置に格納された２値
画像の個々のビット情報とディスプレイにおける表示画
像の個々の画素とを対応付けて表示する画像表示方法で
あって、前記ビットマップ形記憶装置に格納された原画
像のビット情報を間引くことによって縮小表示する際
に、相互に補う形で成立する２種以上の間引きパターン
を抽出し、個々の前記間引きパターンを、前記ディスプ
レイにおける表示フレーム周期毎に切り換えて出力する
ことを特徴とする画像表示方法。
【請求項２】２値画像が格納されるビットマップ形記憶
装置と、このビットマップ形記憶装置に保持された個々
のビット情報と個々の画素とを対応付けて表示するディ
スプレイとからなる画像表示装置であって、前記ビット
マップ形記憶装置に格納されたビット情報から、相互に
補う形で成立する２種以上の間引きパターンを抽出する
第１の手段と、前記ディスプレイの表示フレーム周期毎
に、個々の前記間引きパターンを切り換えて出力する第
２の手段とを備えたことを特徴とする画像表示装置。
【請求項３】前記ディスプレイが、液晶ディスプレイで
あることを特徴とする請求項２記載の画像表示装置。