KR960011652B1 - 스택캐패시터 및 그 제조방법 - Google Patents
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Abstract
내용없음.
Description
제1도는 본 발명에 의해 제조되는 디램셀의 레이아웃도.
제2a도 내지 제2f도는 본 발명의 제1실시예에 의한 스택캐패시터 제조단계를 제1도의 I-I를 따라 도시한 단면도.
제3a도 내지 제3f도는 본 발명의 제1실시예에 의한 스택캐패시터 제조단계를 제1도의 II-II를 따라 도시한 단면도.
제4a도 내지 제4b도는 본 발명의 제2실시예에 의한 스택캐패시터 제조단계를 제1도의 I-I를 따라 도시한 단면도.
제5a도 및 제5b도는 본 발명의 제2실시예에 의한 스택캐패시터 제조단계를 제1도의 II-II를 따라 도시한 단면도.
제6a도 및 제6b도는 본 발명의 제3실시예에 의한 스택캐패시터 제조단계를 제1도의 I-I를 따라 도시한 단면도.
제7a도 및 제7b도는 본 발명의 제3실시예에 의한 스택캐패시터 제조단계를 제1도의 II-II를 따라 도시한 단면도.
제8a도 내지 제8c도는 본 발명의 제4실시예에 의한 스택캐패시터 제조단계를 제1도의 I-I를 따라 도시한 단면도.
제9a도 내지 제9c도는 본 발명의 제4실시예에 의한 스택캐패시터 제조단계를 제1도의 II-II를 따라 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 소자분리 산화막
3 : 워드라인 6 : 제1절연층
7 : 비트라인 8 : 제2절연층
9, 39 : 제1다결정 실리콘층 10, 40 : 제1산화막
11, 41 : 제2다결정 실리콘층 12, 42 : 제2산화막
12A : 제2산화막패턴 13 : 제1감광막패턴
14, 45 : 측벽산화막 15, 43 : 제3다결정 실리콘층
16 : 제2감광막패턴 17, 48 : 캐패시터 유전막
18,49 : 플레이트 전극 21 : 절연층
30, 33 : 저장전극 44 : 제3산화막 패턴
46 : 제4다결정 실리콘층 50 : 워드라인
60 : 비트라인 70 : 저장전극
80 : 액티브영역 90 : 비트라인 콘택
100 : 저장전극 콘택
본 발명은 고집적 반도체 소자의 디램셀에 적용되는 스택캐패시터 및 그 제조방법에 관한 것으로, 특히 같은 면적에서 큰 충전용량을 얻을 수 있고, 64M DRAM 뿐만 아니라 256M DRAM에서도 적용이 가능한 스택캐패시터 및 그 제조방법에 관한 것이다.
최근에 반도체 소자의 집적도가 높아지고 단위셀의 면적이 축소됨에 따라서 64M DRAM급 이상의 고집적화를 실현시키기 위하여 필수불가결한 핵심기술은 0.4㎛ 이하로 한정할 수 있는 리소그라피 기술과 좁은 면적에서 충분한 용량을 확보하는 것이 큰 과제이다.
따라서, 본 발명은 주어진 셀면적에서 제조공정이 비교적 간단하고 충분한 값의 충전용량을 확보할 수 있도록 한 스택캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명에 의해 제조되는 디램셀의 레이아웃도로서, 워드라인(50)을 세로방향으로 다수개 배열하고, 비트라인(60)을 가로방향으로 다수개 배열하고, 비트라인을 액티브영역(80)에 콘택하는 비트라인 콘택(90), 비트라인(60)과 이웃하는 비트라인(60) 사이에 위치하는 저장전극(70)을 액티브 영역에 콘택하는 저장전극 콘택(100)을 각각 배열한 것이다.
제2a도 내지 제2f도 및 제3a도 내지 제3f도는 본 발명의 제1실시예에 의해 디램셀의 스택캐패시터를 제조하되, 제1도의 I-I 및 II-II를 따라 도시한 단면도로서, 편의상 제2a도 내지 제2f도에 대응되는 제3a도 내지 제3f도를 함께 설명하기로 한다.
제2a도 및 제3a도는 실리콘기판(1)에 소자분리 산화막(2)을 형성하고, 게이트 산화막(도시안됨), 워드라인(3), 소오스/드레인(도시안됨)으로 구비되는 MOSFET를 제조한 다음, 그 상부에 제1절연층(6)을 평탄하게 도포하고, 예정된 영역의 실리콘기판(1)에 콘택되는 비트라인(7)을 형성한 후, 제2절연층(8)을 평탄하게 도포하고, 예정된 영역의 실리콘기판(1)에 콘택되는 제1다결정 실리콘층(9)을 증착한 상태의 단면도이다.
제2b도 및 제3b도는 제1다결정 실리콘층(9) 상부에 제1산화막(10)과 제2다결정 실리콘층(11)을 예정된 두께로 적층시킨 다음, 그 상부에 제2산화막(12)을 증착한후, 그 상부에 제1감광막패턴(13)을 형성한 단면도로서, 상기 제1산화막(10)은 1000~2500Å 정도로 증착하고, 제2다결정 실리콘층(11)은 500~1500Å 정도로 증착하고, 제2산화막(12)은 1000~3000Å 정도로 증착한다. 또한 상기 제1감광막패턴(13)을 형성하는 마스크는 워드라인 형성용 마스크와는 반대극성이다.
제2c도 및 제3c도는 제1감광막패턴(13)을 이용하여 제2산화막(12)을 건식식각하여 제2산화막패턴(12A)을 형성하고, 제1감광막패턴(13)을 제거한 다음, 제2산화막패턴(12A) 측벽에 측벽산화막(14)을 형성한 단면도로서, 측벽산화막(14)과 이웃하는 측벽산화막(14)의 간격은 1000Å 정도이다.
제2d도 및 제3d도는 제2산화막패턴(12A)과 측벽산화막(14)을 마스크로 사용하고 노출된 제2다결정 실리콘층(11)을 식각하여 패턴을 형성하고, 제2다결정 실리콘층(11) 패턴을 마스크로 이용하고, 제2산화막패턴(12A), 측벽산화막(11) 및 노출된 제1산화막(10)을 식각하여 제1다결정 실리콘층(9)을 노출시킨 다음, 제3다결정 실리콘층(15)을 500~1500Å 정도 증착하고, 그 상부에 저장전극마스크용 감광막패턴(16)을 형성한 단면도이다.
제2e도 및 제3e도는 제2감광막패턴(16)을 마스크로 이용하고, 노출된 영역의 제3다결정 실리콘층(15), 제2다결정 실리콘층(11), 제1산화막(10), 및 제1다결정 실리콘층(9)을 순차적으로 식각하여 소정간격 이격된 제1다결정 실리콘층(9)과 제2다결정 실리콘층(11)이 제3다결정 실리콘층(15)에 의해 양측단부에서 전기적으로 접속된 저장전극(30)을 형성한 후, 제2감광막패턴(16)을 제거하고, 제2산화막(10)을 순차적으로 완전히 제거한 단면도이다.
제2f도 및 제3f도는 저장전극(30)의 내,외부 표면에 캐패시터 유전체막(17)을 형성하고, 그 상부면에 다결정 실리콘층으로 된 플레이트전극(18)을 적층하여 스택캐패시터를 형성한 단면도이다.
제4a도 및 제4b도와 제5a도 및 제5b도는 본 발명의 제2실시예에 의해 디램셀의 스택캐패시터를 제조하되, 제1도의 I-I과 II-II를 따라 도시한 단면도로서, 저장전극용 제1다결정 실리콘층 하부가 노출되도록 하는 기술이며, 제4a도 및 제5a도 , 제4b도 및 제5b도를 함께 설명하기로 한다.
제4a도 및 제5a도는 본 발명의 제1실시예에 도시한 제2a도 및 제3a도에 도시한 구조와 유사하나, 제2절연층(8) 상부에 예정된 에찬트에서 제2절연층(8)과는 식각선택비가 큰 절연층(21)을 적층하고, 제3절연층(21) 상부에서 실리콘기판(1)에 콘택되는 제1다결정 실리콘층(9) 형성한 단면도이다.
제4b도 및 제5b도는 상기 공정후 본 발명의 제1실시예와 동일한 공정방법으로 제1, 제2 및 제3다결정 실리콘층으로 이루어지는 저장전극(30)을 형성한 후, 저장전극(30) 내부의 산화막(도시안됨)과 저부의 절연층(21)을 습식식각공정으로 제거한 후, 저장전극(30) 표면에 캐패시터 유전체막(17)과 플레이트전극(18)을 적층한 단면도이다.
제6a도 및 제6b도와 제7a도와 제7b도는 본 발명의 제3실시예에 의해 디램셀의 스택캐패시터를 제조하되, 제1도의 I-I과 II-II를 따라 도시한 단면도로서, 저장전극이 제1 및 제2다결정 실리콘층으로 구비된다.
제6a도 및 제7a도는 본 발명의 제1실시예와 같이 공정을 실시하되, 제2d도 및 제3d도 공정에서 제2산화막패턴(제2c도의 12A), 측벽산화막(제2c도의 14) 및 노출된 제1산화막(10)을 식각한 다음, 남아있는 제2다결정 실리콘층(11)을 완전히 제거한 후(이때 노출된 제1다결정 실리콘층(9)의 일정두께가 식각되어 홈이 형성된다), 제1산화막(10) 및 제4다결정 실리콘층(9) 상부에 제3다결정 실리콘층(15)을 형성하고, 그 상부에 저장전극용 제2감광막패턴(16)을 형성한 단면도이다. 여기서 주지할 점은 상기의 제1다결정 실리콘층(9)은 제2다결정 실리콘층(11)보다 500Å 이상 더 두꺼워야 한다는 점이다.
제6b도 및 제7b도는 상기 공정후 제2감광막패턴(16)을 마스크로 하고, 제3다결정 실리콘층(15), 제1산화막(10), 제1다결정 실리콘층(9)을 건식식각하여 제1다결정 실리콘층(9)에 제3다결정 실리콘층(15)이 전기적으로 접속되는 저장전극(30)을 형성하고, 남아있는 제1산화막(10)을 습식식각으로 제거한 후, 저장전극(30)표면에 캐패시터 유전체막(17)과 플레이트전극(18)을 적층하여 스택캐패시터를 형성한 단면도이다.
제8a도 내지 제8c도 및 제9a도 제9c도는 본 발명의 제3실시예에 의해 스택캐패시터를 제조하되 제1, 제2, 제3, 제4다결정 실리콘층으로 구비되는 저장전극을 제조하는 단계를 제1도의 I-I와 II-II를 따라 도시한 단면도이다.
제8a도 및 제9a도는 본 발명의 제1실시예와 같은 방법으로 실리콘기판(1)에 소자분리 산화막(2), 워드라인(3), 비트라인(7)등을 형성하고, 제2절연층(8) 상부에 제1다결정 실리콘층(39), 제1산화막(40), 제2다결정 실리콘층(41), 제2산화막(42), 제3다결정 실리콘층(43)을 적층한 다음, 그 상부에 제4산화막패턴(44)과 측벽산화막(45)을 형성한 단면도이다. 여기서 주지할 점은 제3다결정 실리콘층(43)의 두께는 제2다결정 실리콘층(41)의 두께보다 500Å 정도는 더 두꺼워야 한다.
제8b도 및 제9b도는 상기 공정후, 제3산화막패턴(44)과 측벽산화막(45)을 마스크로 하여 제3다결정 실리콘층(43)을 식각하고, 제3다결정 실리콘층(43)을 마스크로 하여 제3산화막패턴(44), 측벽산화막(45)과 노출되는 제2산화막(42)을 식각하고, 노출되는 제2다결정 실리콘층(41)을 식각하여 제1산화막(40)을 노출시킨다. 이때 제3다결정 실리콘층(43)도 함께 식각된다. 상기 공정후 남아있는 제3다결정 실리콘층(43)을 마스크로 하여 노출된 제1산화막(40)을 식각한 다음, 제4다결정 실리콘층(46)을 증착하여 제1, 제2, 제3다결정 실리콘층(39,41,43)에 전기적으로 접속한 후, 저장전극용 감광막패턴(47)을 형성한 단면도이다.
제8c도 및 제9c도는 감광막패턴(47)을 마스크로 사용하고, 노출된 영역의 제4 및 제3다결정 실리콘층(46,43), 제2산화막(42), 제2다결정 실리콘층(41), 제1산화막(40), 제1다결정 실리콘층(39)을 순차적으로 건식식각하여 제1, 제2, 제3, 제4다결정 실리콘층으로 구비되는 저장전극(33)을 형성하고 감광막패턴(47)을 제거한 후, 제2산화막(42), 제1산화막(40)을 습식식각으로 제거한 다음, 저장전극(33) 표면에 캐패시터 유전체막(48)과 플레이트전극(49)을 형성하여 스택캐패시터를 형성한 단면도이다.
상기한 본 발명의 제3실시예와 제4실시예도 본 발명의 제2실시예를 적용할 수 있다.
상기한 본 발명에 의하면 비교적 간단한 방법으로 고집적 디램셀에 필요한 충전용량을 갖는 스택캐패시터를 얻을 수 있다.
Claims (14)
- 디램셀에 적용되는 스택캐패시터에 있어서, 하부의 실리콘기판에 콘택되는 장방형 제1다결정 실리콘층과, 제1다결정 실리콘층과 소정간격 이격되는 장방형 제2다결정 실리콘층과, 제2다결정 실리콘층 상부면에 형성되되, 제2다결정 실리콘층에 형성된 홈을 통해 제1다결정 실리콘층에 전기적으로 접속되는 장방형 제3다결정 실리콘층과, 상기 장방형 제1, 제2, 및 제3다결정 실리콘층이 저장전극으로 이용되고, 저장 전극 내부 및 외부표면에 캐패시터 유전체막과 플레이트 전극이 적층된 것을 포함하는 스택캐패시터.
- 제1항에 있어서, 상기 제1다결정 실리콘층과 제3다결정 실리콘층이 전기적으로 접속되는 것은 워드라인 상부면에서 각각 접속되는 것을 특징으로 하는 스택캐패시터 및 그 제조방법.
- 제1항에 있어서, 제1다결정 실리콘층 저부면에 있는 절연층이 제거되고, 제1다결정 실리콘층 저부면에도 캐패시터 유전체막 및 플레이트 전극이 형성된 것을 특징으로 하는 스택캐패시터 및 그 제조방법.
- 디램셀에 적용되는 스택캐패시터 제조방법에 있어서, 실리콘기판에 MOSFET가 형성되고, 그 상부에 평탄화용 절연층을 도포하고 MOSFET의 소오스/드레인에 접속되는 제1다결정 실리콘층을 형성하는 단계와, 제1다결정 실리콘층 상부에 제1산화막, 제2다결정 실리콘층, 제2산화막을 적층한 후, 그 상부에 제1감광막패턴을 형성하는 단계와, 노출된 제2산화막을 식각하여 제2산화막패턴을 형성하고, 제1감광막패턴을 제거한 후 제2산화막패턴 측벽에 측벽산화막을 형성하는 단계와, 노출된 제2다결정 실리콘층을 식각하고, 국부적으로 노출된 제1산화막과, 제2산화막패턴 및 측벽산화막을 식각하여 제1다결정 실리콘층을 국부적으로 노출시키는 단계와, 제3다결정 실리콘층을 전체 구조 상부에 증착하여 제1다결정 실리콘층에 접속시키고, 저장전극용 제2감광막패턴을 형성하는 단계와, 제2감광막패턴을 마스크로 하여 제3다결정 실리콘층, 제2다결정 실리콘층, 제1산화막 및 제1다결정 실리콘층을 순차적으로 건식식각하고, 제2감광막 마스크를 제거한 후 남아있는 제1산화막을 습식식각하는 단계와, 제1, 제2, 및 제3다결정 실리콘층으로 이루어진 저장전극의 내부 및 외부표면에 캐패시터 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 스택캐패시터 제조방법.
- 제4항에 있어서, 제1산화막은 1000~2500Å 정도의 두께로, 제2산화막은 1000~3000Å 정도의 두께로 형성하는 것을 특징으로 하는 스택캐패시터 제조방법.
- 제4항에 있어서, 제1감광막패턴은 워드라인 형성용 마스크와는 극성이 반대인 마스크를 이용하여 형성하는 것을 특징으로 하는 스택캐패시터 제조방법.
- 제4항에 있어서, 측벽산화막과 이웃하는 측벽산화막의 간격이 1000Å 정도로 형성하는 것을 특징으로 하는 스택캐패시터 제조방법.
- 제4항에 있어서, 제1산화막은 습식식각하는 단계에서 제1다결정 실리콘층 저부면이 노출되도록 평탄화용 절연층 상부에 예정된 에찬트에서 식각되는 절연층을 형성하는 것을 특징으로 하는 스택캐패시터 제조방법.
- 디램셀에 적용되는 스택캐패시터 제조방법에 있어서, 실리콘기판에 MOSFET가 형성되고, 그 상부에 평탄화용 절연층을 도포하고 MOSFET의 소오스/드레인에 접속되는 제1다결정 실리콘층을 형성하는 단계와, 제1다결정 실리콘층 상부에 제1산화막, 제2다결정 실리콘층, 제2산화막을 적층한 후, 그 상부에 제1감광막패턴을 형성하는 단계와, 노출된 제2산화막을 식각하여 제2산화막패턴을 형성하고, 제1감광막패턴을 제거한 후 제2산화막패턴 측벽에 측벽산화막을 형성하는 단계와, 노출된 제2다결정 실리콘층을 식각하고, 국부적으로 노출된 제1산화막과, 제2산화막패턴 및 측벽산화막을 식각하여 제1다결정 실리콘층을 국부적으로 노출시킨 다음, 남아있는 제2폴리실리콘층을 식각하여 완전히 제거하는 단계와, 제3다결정 실리콘층을 증착하고 제1다결정 실리콘층에 접속시키고, 저장전극용 제2감광막패턴을 형성하는 단계와, 제2감광막패턴을 마스크로 하여 제3다결정 실리콘층, 제1산화막 및 제1다결정 실리콘층을 순차적으로 건식식각하고, 제2감광막 마스크를 제거한 후 남아있는 제1산화막을 습식식각하는 단계와, 제1 및 제3다결정 실리콘층으로 이루어진 저장전극의 내부 및 외부표면에 캐패시터 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 스택캐패시터 제조방법.
- 제9항에 있어서, 상기 제1다결정 실리콘층의 두께는 제2다결정 실리콘층 두께보다 500Å 이상 더 두껍게 형성하는 것을 특징으로 하는 스택캐패시터 제조방법.
- 디램셀에 적용되는 스택캐패시터에 있어서, 하부의 실리콘기판에 콘택되는 장방형 제1다결정 실리콘층과, 제1다결정 실리콘층과 소정간격 이격되는 장방형 제2다결정 실리콘층과, 제2다결정 실리콘층과 소정간격 이격되는 장방형 제3다결정 실리콘층과, 제3다결정 실리콘층 상부면에 형성되되, 제3 및 제2다결정 실리콘층에 형성된 홈을 통해 제1다결정 실리콘층에 전기적으로 접속되는 장방형 제4다결정 실리콘층과, 상기 장방형 제1, 제2, 제3, 및 제4다결정 실리콘층이 저장전극으로 이용되고, 저장전극 내부 및 외부표면에 캐패시터 유전체막과 플레이트 전극이 적층된 것을 포함하는 스택캐패시터.
- 제11항에 있어서, 상기 제1다결정 실리콘층과 제4다결정 실리콘층이 전기적으로 접속되는 것은 저장전극과 이웃하는 양측 워드라인 상부면에서 위치하는 홀을 통하여 각각 접속되는 것을 특징으로 하는 스택캐패시터 및 그 제조방법.
- 디램셀에 적용되는 스택캐패시터 제조방법에 있어서, 실리콘기판에 MOSFET가 형성되고, 그 상부에 평탄화용 절연층을 도포하고 MOSFET의 소오스/드레인에 접속되는 제1다결정 실리콘층을 형성하는 단계와, 제1다결정 실리콘층 상부에 제1산화막, 제2다결정 실리콘층, 제2산화막, 제3다결정 실리콘층 및 제3산화막을 적층한 후, 그 상부에 제1감광막패턴을 형성하는 단계와, 노출된 제3산화막을 식각하여 제3산화막패턴을 형성하고, 제1감광막패턴을 제거한 후 제3산화막패턴 측벽에 측벽산화막을 형성하는 단계와, 노출된 제3다결정 실리콘층을 식각하여 제2산화막을 노출시키고, 제3다결정 실리콘층을 마스크로 하고 국부적으로 노출된 제2산화막과 제3산화막패턴 및 측벽산화막을 건식식각하여 제2다결정 실리콘층을 국부적으로 노출시키는 단계와, 제1산화막이 노출될때까지 제3다결정 실리콘층과 국부적으로 노출된 제2다결정 실리콘층을 건식식각한 후, 남아있는 제3다결정 실리콘층을 마스크로 하고, 국부적으로 노출된 제1산화막을 식각하여 제1다결정 실리콘층을 국부적으로 노출시키는 단계와, 제4다결정 실리콘층을 전체구조 상부에 증착하여 제1다결정 실리콘층에 전기적으로 접속시키고, 그 상부에 저장전극용 제2감광막패턴을 형성하는 단계와, 제2감광막패턴을 마스크로 하여 제4다결정 실리콘층, 제3다결정 실리콘층, 제2산화막, 제2다결정 실리콘층, 제1산화막, 및 제1다결정 실리콘층을 순차적으로 건식식각하고, 제2감광막 마스크를 제거한 후 남아있는 제2산화막과 제1산화막을 습식식각으로 제거하는 단계와, 제1, 제2, 제3, 제4다결정 실리콘층으로 이루어진 저장전극의 내부 및 외부표면에 캐패시터 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 스택캐패시터 제조방법.
- 제13항에 있어서, 상기 제3다결정 실리콘층은 제2다결정 실리콘층 두께보다 500Å 이상 더 두껍게 형성하는 것을 특징으로 하는 스택캐패시터 제조방법.
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