JPH03131125A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパルス幅変調回路に関し、特にＮビットのデジ
タルデータな対応するパルス幅のパルス信号に変調する
パルス幅変調回路に関する。

［従来の技術］ この種の回路はレーザビームプリンタやＬＥＤプリンタ
等の画像形成装置に使用されている。

第５図は従来の画像形成装置のパルス幅変調回路の回路
図であり、第６図は第５図の回路の動作タイミングチャ
ートである。

不図示のホストコンピュータやスキャナ等の外部機器よ
り送られる４ビツトの多値画像データは画像クロック信
号の立ち上がりでカウンタ１１にロードされる。カウン
タ１１は計数クロック発生器１２より出力される計数ク
ロック信号により順次カウントダウンし、カウンタ出力
がＯになった時点でキャリー（Ｃａｒｒｙ）信号が出力
される。

これにより、ＪＫフリップフロップ１３のＱ出力は画像
クロック信号の立ち上がりでセットされ、キャリー信号
の発生によりリセットされるパルス幅変調信号になる。

このパルス幅変調信号は不図示のレーザドライバ回路に
入力され、レーザ素子を点滅させることにより不図示の
感光ドラムを感光させ、電子写真法を用いて中間調濃度
の印刷を行う。

［発明が解決しようとする課題］ しかしながら、上記従来法でｎ階調濃度を表現するため
には画像クロック信号のｎ倍周波数の計数クロック信号
が必要になる。例えば画像クロック信号がＩＭＨ２であ
るとすると、８ビツトの多値画像信号により２５６階調
を表現するためには２５６ＭＨ２の計数クロック信号が
必要になる。このため、高価なＥ　ＣＬ　（Ｅｍｉｔｔ
ｅｒ　ＣｏｕｐｌｅｄＬｏｇｉｃ　）等の高速デバイス
を使用する必要があり、また高速のために放射ノイズを
発生しやすくなる等の問題もあった。

本発明は上述した従来技術の欠点を除去するものであり
、その目的とする所は、高い周波数の計数クロック信号
を使用せずども忠実なパルス幅変調を行えるパルス幅変
調回路を提供することにある。

［課題を解決するための手段及び作用］本発明のパルス
幅変調回路は上記の目的を達成するために、Ｎビットの
デジタルデータを対応するパルス幅のパルス信号に変調
するパルス幅変調回路において、所定周波数のクロック
信号を計数することにより前記デジタルデータの上位ｎ
ビットデータに基づく時間幅のタイミング信号を発生す
るタイミング信号発生回路と、前記タイミング信号発生
回路出力の前側又は後ろ側のタイミング信号を前記デジ
タルデータの下位（Ｎ−ｎ）ビットデータに基づく時間
だけ遅延させる遅延回路と、前記タイミング信号発生回
路出力及び前記遅延回路出力の各タイミング信号により
セット／リセットするフリップフロップ回路又はラッチ
回路を備えることをその概要とする。

これにより、上位ｎビットに基づく粗い時間幅のタイミ
ング信号を形成し、併せて下位（Ｎ−ｎ）ビットに基づ
く微細な時間幅のタイミング信号を形成し、これらのタ
イミング信号の組み合わせでフリップフロップ回路又は
ラッチ回路をセット／リセットする。

また本発明のパルス幅変調回路は上記の目的を達成する
ために、Ｎビットのデジタルデータな対応するパルス幅
のパルス信号に変調するパルス幅変調回路において、所
定周波数のクロック信号を計数することにより前記デジ
タルデータの上位ｎビットデータに基づく時間幅のパル
ス信号を発生するパルス信号発生回路と、前記パルス信
号発生回路出力のパルス信号のトレーリングエツジ又は
リーディングエツジをスロープ化するスロープ化回路と
、前記デジタルデータの下位（Ｎ−ｎ）ビットデータに
基づく値をアナログ信号に変換するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路及び前記スロープ化回路の各出力信
号を比較するコンパレータ回路を備えることをその概要
とする。

これにより、上位ｎビットに基づく粗い時間幅のパルス
信号を形成し、そのリーディング又はトレーリングエツ
ジをスロープ化する。併せて下位（Ｎ−ｎ）ビットに基
づくアナログ信号を形成し、これらをコンパレータで比
較する。

［実施例の説明］ 以下、添付図面に従って本発明による実施例を詳細に説
明する。

［第１実施例］ 第１実施例は遅延回路としてディレィライン回路を使用
する場合に関する。

第１図は画像形成装置に採用した第１実施例のパルス幅
変調回路の回路図であり、第２図は第１図の構成の動作
タイミングチャートである。

図において、８ビツトの多値画像濃度データ◎のうち上
位６ビツトはカウンタ１に、下位２ビツトはデコーダ７
に夫々入力する。画像クロック信号■が立ち上がると、
上位の６ビツトデータはカウンタｌにロードされ、かつ
ＪＫフリップフロップ３はセットされてそのＱ出力■は
ＨＩＧＨレベルになる。その後カウンタ１は計数クロッ
ク発生器２より出力される計数クロック信号■によりカ
ウントダウンする。ここで、計数クロック信号■のクロ
ック周波数は画像クロック信号■の６４倍で良く、両者
は同期している。そして、カウンタ１のカウンタ値■が
“０”となった時はキャリー信号■が出力され、該キャ
リー信号■の発生と共にＪＫフリップフロップ３はクリ
アされ、そのＱ出力のはＬＯＷレベルになる。こうして
、ＪＫフリップフロップ３のＱ出力０のＨＩＧＨレベル
の時間は多値画像データの上位６ビツトの内容が大きい
ほど長い。

更に、ＪＫフリップフロップ３のＱ出力０はその立ち上
がりと共にＪＫフリップフロップ６をセットし、その出
力Ｑ■をＨＩＧＨレベルにする。またＪＫフリップフロ
ップ３のＱ出力■はデイレイ発生部４に入力し、その内
部で連鎖している３つのバッファ回路ｉｃｌ〜ｉｃ３に
より夫々所定時間づつ遅延され、図示のような位相の異
る３つのパルス信号０，０．■が取り出される。

一方、デコーダ７は多値画像データの下位２ビツトをデ
コードし、値が０〜３の入力データに応じたＨＩＧＨレ
ベルのデコード信号を夫々端子Ｙ、〜Ｙ３の何れか１つ
に出力する。これらのデコード信号はデイレイ選択部５
に入力し、デコーダ７の出力がＨＩＧＨレベルに対応す
るバッファ回路ｉｃ４．ｉｃ５．ｉｃ６又はｉｃ７のみ
を導通可能にする。即ち、入力データ＝Ｏの時はｉｃ４
、入力データ＝１の時はｉｃ５、入力データ＝２の時は
ｉｃ６、入力データ＝３の時はｉｃ７のみが導通する。

これにより、ＪＫフリップフロップ６をリセットするた
めのクロック入力は、その立ち下がりのタイミングが下
位２ビツトデータの大きさに応じて変化することとなり
、従ってＪＫフリップフロップ６のＱ出力■のパルス幅
も全体として入力の８ビツトの多値画像データに忠実な
ものになる。これらは第２図のケース１〜ケース４の波
形として示されている。

更に。ＪＫフリップフロップ６のＱ出力０は不図示のレ
ーザドライバに入力し、レーザビームを点滅させて不図
示の感光ドラムを感光し、更に電子写真法を用いて中間
調濃度の印刷を行う。

尚、デイレイ発生部４のバッファ回路ｉｃｌ〜ｉｃ３と
しては、例えば遅延時間の大きい汎用ロジックＩＣ７４
ＬＳ０７等を用い、これに対してデイレイ選択部５やＪ
Ｋフリップフロップ６には前記の７４ＬＳＯ７に対して
充分遅延時間の小さい７４ＡＳＯ８や７４ＡＳ３２等を
用いる。

尚、第１図のバッファ回路ｉｃｌ〜ｉｃ３の代りにディ
レィライン素子を使用しても良い。

こうすれば素子毎の遅延のばらつきが小さ（なり精度が
改善される。

［第２実施例］ 第２実施例は遅延回路としてスロープ化回路を使用する
場合に関する。

第３図は画像形成装置に採用した第２実施例のパルス幅
変調回路の回路図であり、第４図は第３図の構成の動作
タイミングチャートである。

尚、第１実施例と同一部分には同一符号を付して説明を
省略する。

図において、９はＣＲ（積分）回路であり、パルス信号
■の立ち下がり部分をなまらせてスロープ化する。即ち
、パルス信号のが立ち上がる時はダイオードＤをバイパ
スしてコンデンサＣを急速充電するが、パルス信号のが
立ち下がる時はダイオードＤがカットオフする結果、コ
ンデンサＣの電荷は抵抗Ｒを介して徐々に放電する。従
ってＣＲ回路９の出力は信号■のようになる。

一方、下位２ビツトデータはＤ／Ａ変換器８に入力され
、ここで下位２ビツトデータの値Ｏ〜３に応じて電圧レ
ベルが順に低くなるような信号のに変換される。１０は
高速のアナログコンパレータ回路であり、信号■と信号
■を比較することにより、■〉■の間だけパルス信号Ｏ
を出力する。

これにより、コンパレータ回路１０の出力［相］のパル
ス幅も全体として入力の８ビツトの多値画像データに忠
実なものになる。これらは第４図のケース１〜ケース４
の波形として示されている。

尚、上述実施例ではクロック計数で形成したパルス信号
Ｏのトレーリングエツジを引き延ばす場合について述べ
たがこれに限らない。例えばクロック計数により１カウ
ント大きめのパルス信号Ｏ′を形成し、該信号０′のリ
ーディングエツジを遅延させることにより、パルス幅を
縮めるようにしても良い。これを例えば第３図について
言うと、ダイオードＤの極性を逆に接続すれば良い。第
１図にっても同様に考えられる。

［発明の効果］ 以上述べた如（本発明によれば、計数クロック信号の周
波数を下げることができ、使用デバイスのコストを下げ
られ、かつ放射ノイズも低減できる。従って、特にレー
ザビームプリンタやＬＥＤプリンタ等の画像形成装置に
採用すると効果絶大である。

【図面の簡単な説明】

第１図は画像形成装置に採用した第１実施例のパルス幅
変調回路の回路図、 第２図は第１図の回路の動作タイミングチャート、 第３図は画像形成装置に採用した第２実施例のパルス幅
変調回路の回路図、 第４図は第３図の構成の動作タイミングチャート、 第５図は従来の画像形成装置のパルス幅変調回路の回路
図、 第６図は第５図の回路の動作タイミングチャートである
。 図中、１・・・カウンタ、２・・・計数クロック発生器
、３・・・ＪＫフリップフロップ、４・・・デイレイ発
生部、５・・・デイレイ選択部、６・・・ＪＫフリップ
フロップ、７・・・デコーダ、８・・・Ｄ／Ａ変換器、
９・・・ＣＲ回路、１０・・・高速アナログコンパレー
タである。

Claims (4)

【特許請求の範囲】
1. （１）Ｎビットのデジタルデータを対応するパルス幅の
   パルス信号に変調するパルス幅変調回路において、 所定周波数のクロック信号を計数することにより前記デ
   ジタルデータの上位ｎビットデータに基づく時間幅のタ
   イミング信号を発生するタイミング信号発生回路と、 前記タイミング信号発生回路出力の前側又は後ろ側のタ
   イミング信号を前記デジタルデータの下位（Ｎ−ｎ）ビ
   ットデータに基づく時間だけ遅延させる遅延回路と、 前記タイミング信号発生回路出力及び前記遅延回路出力
   の各タイミング信号によりセット／リセットするフリッ
   プフロップ回路又はラッチ回路を備えることを特徴とす
   るパルス幅変調回路。
2. （２）前記タイミング信号発生回路はカウンタ回路、シ
   フトレジスタ回路又はこれらとデジタルコンパレータ回
   路の組み合わせを含むことを特徴とする請求項第１項記
   載のパルス幅変調回路。
3. （３）前記遅延回路はタイミング信号の伝搬を遅させる
   ディレィライン回路と、下位（Ｎ−ｎ）ビットデータを
   デコードするデコーダ回路と、該デコーダ回路出力によ
   つて前記ディレィライン回路上の各中途出力信号を選択
   するセレクタ回路を備えることを特徴とする請求項第１
   項記載のパルス幅変調回路。
4. （４）Ｎビットのデジタルデータを対応するパルス幅の
   パルス信号に変調するパルス幅変調回路において、 所定周波数のクロック信号を計数することにより前記デ
   ジタルデータの上位ｎビットデータに基づく時間幅のパ
   ルス信号を発生するパルス信号発生回路と、 前記パルス信号発生回路出力のパルス信号のトレーリン
   グエッジ又はリーディングエッジをスロープ化するスロ
   ープ化回路と、 前記デジタルデータの下位（Ｎ−ｎ）ビットデータに基
   づく値をアナログ信号に変換するＤ／Ａ変換回路と、 前記Ｄ／Ａ変換回路及び前記スロープ化回路の各出力信
   号を比較するコンパレータ回路を備えることを特徴とす
   るパルス幅変調回路。