JP3025425B2

JP3025425B2 - ２値画像プロセッサ

Info

Publication number: JP3025425B2
Application number: JP7207028A
Authority: JP
Inventors: 龜守姜
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1994-08-12
Filing date: 1995-08-14
Publication date: 2000-03-27
Anticipated expiration: 2015-08-14
Also published as: DE19527651C2; GB2292283B; JPH0879524A; GB9515880D0; GB2292283A; KR0136067B1; DE19527651A1; US5838463A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、原稿画像の伝送や
複写等の２値画像を利用するシステムに関するもので、
中でも特に、ファクシミリにおける２値画像(binary im
age)処理装置に関するものである。

【０００２】

【従来の技術】ファクシミリ装置等の２値画像利用シス
テムでは、きめ細かい高画質の画像を元画像から得られ
る２値画像処理技術が要求されている。このような要求
に応じて、１９９１年５月２５日付韓国特許出願第９１
−８５４６号に、シェージング補正基準画像データを貯
蔵し再生する回路が開示されている。この技術では、ホ
ワイト基準(white reference) 画像データの変化量の許
容範囲を変動させて適正水準に調節した後、ホワイト基
準画像データを貯蔵し、画素別に順次再生する。そし
て、これにより、ＲＡＭのサイズを縮小させ、チップ製
作時のコンパクト化を可能としている。また、１９９１
年７月２５日付韓国特許出願第９１−１２８２９号に
は、シェージング補正基準データをシステムメモリに貯
蔵してシェージング補正する回路及び方法が開示されて
いる。この技術では、使用可能なアドレスバスとデータ
バスを使用してイメージデータをシステムメモリに貯蔵
した後、シェージング補正を遂行する。そして、これに
より、シェージング補正基準データを貯蔵するための別
途のＲＡＭの取り付けを不要としている。

【０００３】

【発明が解決しようとする課題】上記技術によれば、あ
る程度の画質及びコンパクト化という有効性を得られる
ものであるが、最近では更に高画質性能が求められてき
ており、これを満足させるための２値画像プロセッサが
要求されている。

【０００４】そこで本発明では、低コスト・高画質を実
現した２値画像プロセッサを２値画像処理用に提供す
る。特に、ファクシミリ装置用に、読取原稿から高画質
の２値画像処理を行うためにシェージング補正及びエッ
ジ強調を実行可能にした２値画像プロセッサを提供す
る。更に言えば、原稿増の伝送や複写の２値画像を利用
した装置用に、高画質の２値画像を生成し、そして生成
した２値画像を伝送や複写するための低コストの２値画
像プロセッサを提供する。特に、ファクシミリ装置用
に、シェージング補正、エッジ強調、中間調処理、自動
利得（背景）制御を実行することで高画質の２値画像を
得られるようになった２値画像プロセッサを提供する。

【０００５】

【課題を解決するための手段】この目的のために本発明
の２値画像プロセッサでは、原稿からの読取画像により
忠実な２値画像処理を行うために、原稿を読み取った入
力画像に対し、シェージング補正、エッジ強調２値化、
背景輝度による自動利得調節、中間調処理を実行する。
特に、本発明の２値画像プロセッサで遂行するエッジ強
調２値化の処理は、中心画素に対して１×３のローカル
マスクを設定し、該当する各画素に予め固定したエッジ
強調加重因子(factor)を与えてから、この結果値をシミ
ュレーションによって予め定められるしきい値と比較し
て２値化を行う。このような２値画像プロセッサは、Ｃ
ＰＵ（中央処理装置）の制御に従って２値画像処理を行
う２値画像処理装置に組み込むことが可能である。

【０００６】

【発明の実施の形態】以下、本発明の実施形態について
添付図面を参照して詳細に説明する。

【０００７】図１は、ファクシミリ装置における本発明
の２値画像プロセッサを使用した２値画像処理装置のシ
ステムブロック図である。２値画像プロセッサ２は、シ
ェージング補正、エッジ強調、自動利得調節、中間調処
理、及び画素の白黒を決定するための基準電圧発生の各
処理を実行する。原稿は読取手段のイメージセンサ４
（イメージセンシング手段）で読み取られ、このイメー
ジセンサ４から読取画像に対応したアナログ信号が出力
される。イメージセンサ４から出力されるアナログ信号
は、デジタル変換手段のＡＤＣ(Analog to Digital Con
veter)６によりデジタル変換される。この装置では、Ｃ
ＰＵ８、Ｉ／Ｏインタフェース１０、ＤＭＡ制御部１
２、及び信号制御部１４からなる制御部（２値画像処理
制御手段）により、２値画像プロセッサ２その他の機能
制御が行われる。メモリ手段のメモリ１６は、ＣＰＵ８
の制御によって２値画像プロセッサ２で画像処理された
データを記憶する。また、２値画像プロセッサ２から出
力される２値画像は、２値画像プロセッサ２の制御によ
ってＴＰＨ（サーマルプリントヘッド）１８で印刷する
こともできる。但し、印刷は、レーザプリンタその他の
プリント機構でも行えるのは勿論である。

【０００８】原稿画像はイメージセンサ４によって読み
取られ、ＡＤＣ６でデジタル信号に変換した後に２値画
像プロセッサ２へ入力される。２値画像処理を実行する
２値画像プロセッサ２は、制御部すなわちＣＰＵ８、Ｄ
ＭＡ制御部１２、及び信号制御部１４との相互動作でＡ
ＤＣ６からのデジタル信号を２値画像化処理する。２値
画像プロセッサ２で処理された２値画像は、２値画像プ
ロセッサ２の制御により、複写モードであれば原稿複写
のためのデータとしてＴＰＨ１８に出力され、また伝送
モードであれば原稿伝送のためのデータとしてＤＭＡ制
御部１２に出力される。

【０００９】ＣＰＵ８の制御を受けるメモリ１６は、画
像の電圧ピーク値、画像の白黒を決定するためのしきい
値、シェージング補正のためのシェージング因子値等を
記憶する。シェージング補正の電圧ピーク値（ホワイト
基準）をメモリ１６に記憶するために、上述した特許出
願第９１−８５４６号及び特許出願第９１−１２８２９
号の技術を利用可能である。

【００１０】２値画像プロセッサ２のダイレクトメモリ
アクセス（ＤＭＡ）を制御するＤＭＡ制御部１２は、シ
ェージング補正のためのＤＭＡ信号及びシェージング因
子値、そして伝送モードに対応して制御信号を２値画像
プロセッサ２とやり取りする。２値化制御のために、Ｃ
ＰＵ８の周辺には制御信号生成のための信号制御部１４
が設けられる。この信号制御部１４は、２値画像プロセ
ッサ２の信号源となる。即ち、信号制御部１４はＣＰＵ
８の制御により、Ｉ／Ｏインタフェース１０を介して前
記信号源を２値画像プロセッサ２に提供する。

【００１１】図２は、原稿画像の２値化処理を実行する
２値画像プロセッサ２の構成例を具体的に示したブロッ
ク構成図である。演算部２０（演算手段）は、ＡＤＣ６
から出力されるデジタル信号ＡＤＣ、ＤＭＡによるシェ
ージング因子、そしてエッジ強調のために所定の画素を
エッジ強調ローカルマスクに指定するローカル (local)
マスク信号ＬＭＫを入力とし、所定のエッジ強調制御信
号及びシェージング補正制御信号に応じてエッジ強調及
びシェージング補正を実行するため演算を行う。シェー
ジング補正制御信号は、ＣＰＵ８の制御に応答してシェ
ージング補正制御部２２（シェージング補正制御手段）
から入力され、これにより演算部２０でシェージング補
正演算が行われる。また、エッジ強調制御信号は、ＣＰ
Ｕ８の制御に応答してエッジ強調制御部２４（エッジ強
調制御手段）から入力され、これにより演算部２０でエ
ッジ強調演算が行われる。シェージング補正制御部２２
及びエッジ強調制御部２４は、それぞれシェージング補
正信号ＳＨＥとエッジ強調信号ＥＧＥをデータ出力制御
部３８に出力する。

【００１２】シェージング補正後処理部２６及びエッジ
強調後処理部２８（演算後処理手段）は、演算部２０か
ら演算出力される出力データＲＧＯを予め設定された所
定のビット単位で処理し、その処理後のデータＳＰ，Ｅ
Ｐをそれぞれ出力する。エッジ強調マスク部３０（エッ
ジ強調マスキング手段）は、シェージング補正後処理部
２６（シェージング補正後処理手段）による処理後のデ
ータＳＰに所定の画素単位でマスクをかけて当該所定画
素を強調し、エッジ強調を実行する。その際、マスクさ
れたエッジ強調データとしてマスク信号のローカルマス
ク信号ＬＭＫを演算部２０へ出力する。

【００１３】シェージング因子ＤＭＡ発生部３２は、シ
ェージング補正用に信号制御部１４から出力される画素
クロックＣＫＰＸに基づいて、シェージング因子値をロ
ード（読み込み）するためのＤＭＡ制御信号ＳＤＲＱ，
ＳＤＡＣＫをＤＭＡ制御部１２との間で送受信する。電
圧ピーク制御部３４（電圧ピーク制御手段）は、自動利
得調節エネーブル信号ＡＧＣと中間調モード信号ＨＦＴ
の適宜選択により、メモリ１６に記憶された電圧ピーク
値ＶＰとＡＤＣ６から出力されるデジタル信号ＡＤＣを
比較して現読取原稿に適応した電圧ピーク値ＶＰを新た
に生成し、これをメモリ１６へ記憶する。しきい値発生
部３５（しきい値発生手段）は、ＣＰＵ８の制御によ
り、メモリ１６に記憶されたしきい値ＤＴを受け、信号
制御部１４で発生される画素クロックＣＫＰＸ及びライ
ンクロックＣＫＬＮで指定される所定画素に対するしき
い値ＴＨＲを発生する。

【００１４】２値画像決定部３６（２値画像決定手段）
は、原稿画像の白黒に対応した２値画像データを決定す
るために、しきい値発生部３５から出力されるしきい値
ＴＨＲとエッジ強調後処理部２８（エッジ強調後処理手
段）から出力されるデータＥＰとを比較する。データ出
力を制御するためのデータ出力制御部３８は、シェージ
ング補正制御部２２から出力されるシェージング補正信
号ＳＨＥとエッジ強調制御部２４から出力されるエッジ
強調信号ＥＧＥとを受け、ＣＰＵ８の制御によって信号
制御部１４から印加されるデータ選択信号ＤＳＳに応じ
て、入力されたシェージング補正信号ＳＨＥ、エッジ強
調信号ＥＧＥのうちの一つを選択し、これをラッチクロ
ックＬＨＣＫとして出力する。データ出力部４０（デー
タ出力手段）は、ＣＰＵ８のモード選択信号Ｔ／Ｃとデ
ータ出力制御部３８からのラッチクロックＬＨＣＫに基
づいて伝送モード又は複写モードを選択し、２値画像決
定部３６で決定された２値画像データを、伝送モードで
あればＤＭＡ制御部１２へ出力し、複写モードであれば
ＴＰＨ１８へ出力する。

【００１５】図１に示したＣＰＵ８は、メモリ１６に記
憶された各画素に対するしきい値ＤＴを出力する信号制
御部１４から発生される画素クロックＣＫＰＸ及びライ
ンクロックＣＫＬＮを、Ｉ／Ｏインタフェース１０を介
してしきい値発生部３５へ提供する制御を行う。また、
ＣＰＵ８は、メモリ１６に記憶される画像に対する電圧
ピーク値ＶＰすなわちホワイト基準値を設定する際の自
動利得調節エネーブル信号ＡＧＣ、中間調モード信号Ｈ
ＦＴを、Ｉ／Ｏインタフェース１０を介して電圧ピーク
制御部３４に提供する制御を行う。

【００１６】上記構成のうち、まず、シェージング因子
ＤＭＡ発生部３２の動作について図２及び図１０を参照
して説明する。図１０に示すのは、シェージング因子Ｄ
ＭＡ発生部３２の入出力波形である。画素クロックＣＫ
ＰＸは、処理対象の画像データを画素単位で処理できる
ように、ＣＰＵ８の制御によって信号制御部１４からＩ
／Ｏインタフェース１０を通じて出力される。ＤＭＡ制
御信号のＳＤＲＱは、シェージング因子ＤＭＡ発生部３
２から出力されるシェージング因子ＤＭＡ要求信号で、
ＤＭＡ制御信号のＳＤＡＣＫは、シェージング因子ＤＭ
Ａ要求信号ＳＤＲＱに応答するＤＭＡ制御部１２のシェ
ージング因子ＤＭＡ認識信号である。

【００１７】シェージング因子ＤＭＡ発生部３２は、画
素クロックＣＫＰＸの立上りに応答してＤＭＡ制御部１
２へ、シェージング因子ＤＭＡ要求信号ＳＤＲＱを活性
状態（ハイ）にし出力する。ＤＭＡ制御部１２は、この
活性状態となったシェージング因子ＤＭＡ要求信号ＳＤ
ＲＱに応答して、シェージング因子ＤＭＡ認識信号ＳＤ
ＡＣＫを活性状態（ロウ）でシェージング因子ＤＭＡ発
生部３２へ出力する。そして、このシェージング因子Ｄ
ＭＡ認識信号ＳＤＡＣＫに応答してシェージング因子Ｄ
ＭＡ発生部３２は、シェージング因子ＤＭＡ要求信号Ｓ
ＤＲＱを非活性状態（ロウ）へ遷移させ、該シェージン
グ因子ＤＭＡ発生部３２のシェージング因子ＤＭＡ要求
をディスエーブルとする。

【００１８】ＤＭＡ制御部１２は、シェージング因子Ｄ
ＭＡ認識信号ＳＤＡＣＫの非活性状態（ハイ）の区間で
メモリ１６に記憶されたシェージング因子値を読み取
り、該信号ＳＤＡＣＫの活性状態となる時点で２値画像
プロセッサ２内のシェージング因子生成部６２（後述）
にシェージング因子値をロードさせる。このシェージン
グ因子値は、イメージセンサ４で発生し得る画像歪みを
補正するための値であって、イメージセンサ４の特性に
対応するべく考慮されてメモリ１６に予め記憶されてい
る。

【００１９】図２の演算部２０は、シェージング補正又
はエッジ強調のために算術演算を遂行する。この演算部
２０は、ＡＤＣ６から出力されるデジタル信号ＡＤＣ
と、エッジ強調マスク部３０から出力されるローカル
（局所）マスク信号ＬＭＫとを入力して算術演算を遂行
する。その際に演算部２０は、画像をシェージング補正
するときには乗算器(Multiplier)として動作し、エッジ
強調するときには多項加算器(Multi-term Adder)として
動作する。シェージング補正のための乗算器としての演
算部２０の動作とエッジ強調のための多項加算器として
の演算部２０の動作は、演算制御信号発生部５１（後
述）の第１演算制御信号すなわちシェージング補正制御
部２２のシェージング補正信号ＳＨＥによって行われ
る。

【００２０】図３に、シェージング補正とエッジ強調の
演算のための回路構成、即ち演算部２０、シェージング
補正制御部２２、及びエッジ強調制御部２４の具体的回
路例を示す。この回路は図２の点線ブロック１００に該
当する。この回路１００は、大きく分ければ、演算部２
０と、演算部２０の演算動作制御を行う第１〜第４演算
制御信号を発生する演算制御信号発生部５１とに分けら
れる。

【００２１】まず、演算部２０の構成は、マルチプレク
サ５０（第１演算選択手段）、演算選択器６０（第２演
算選択手段）、第１入力レジスタ５２（第１入力一時貯
蔵手段）、第２入力レジスタ５４（第２入力一時貯蔵手
段）、加算器５６（加算手段）、及び出力レジスタ５８
（出力一時貯蔵手段）からなっている。マルチプレクサ
５０は、図２のエッジ強調マスク部３０から出力される
ローカルマスク信号ＬＭＫと図１のＡＤＣ６から出力さ
れるデジタル信号ＡＤＣとを入力としており、演算制御
信号発生部５１で発生される第１演算制御信号ＳＨＥに
応じて、ローカルマスク信号ＬＭＫとデジタル信号ＡＤ
Ｃのいずれかを選択する。演算選択器６０は、演算部２
０が多項加算器又は乗算器として動作できるように、演
算制御信号発生部５１で発生される第１演算制御信号Ｓ
ＨＥに応答し、演算部２０の出力データＲＧＯを所定ビ
ットシフトさせて出力する。

【００２２】第１入力レジスタ５２は、演算選択器６０
から出力されるシフトデータＰＡ（演算選択信号）を、
演算制御信号発生部５１の第２演算制御信号（ＣＮＴ，
バーＣＬＲ）に応じて一時貯蔵し、また、第２入力レジ
スタ５４は、マルチプレクサ５０から選択出力されるデ
ータＰＢを演算制御信号発生部５１の第３演算制御信号
（バーＣＬＲ）によって一時貯蔵する。そして加算器５
６が、第１及び第２入力レジスタ５２，５４に一時貯蔵
された各データを加算する。出力レジスタ５８は、加算
器５６で加算されたデータを一時貯蔵し、演算制御信号
発生部５１から印加される第４演算制御信号ＡＤＣＫに
従って演算出力データＲＧＯを出力する。これらによ
り、算術演算手段が構成されている。

【００２３】次に、演算制御信号発生部５１（これにエ
ッジ強調マスク部３０を加えて演算制御手段が形成され
る）の構成は、シェージング因子生成器６２、短パルス
発生器６４、図２のシェージング補正制御部２２、エッ
ジ強調制御部２４、及び多数の論理ゲート６３〜１３２
からなる。シェージング因子生成器６２は、メモリ１６
に記憶のシェージング因子値ＳＦをＤＭＡ制御部１２の
制御によって入力し、画素クロックＣＫＰＸ及びクロッ
クＣＬＫに応答してシェージング因子制御信号ＳＦＯを
出力する。シェージング因子値ＳＦは実数値で、例えば
１．０〜２．０の値を有する（尚、１．０＝８０Ｈ[Hex
a]、２．０＝ＦＦＨ）。後述の図１２においては、シェ
ージング因子制御信号ＳＦＯは実数値で１．１の値、即
ち８ＤＨを有することが波形で示してある。つまり、８
ＤＨを実数値に計算すると、１＋１／１６＋１／３２＋
１／１２８≒１．１。

【００２４】短パルス発生器６４は、シェージング補正
制御部２２から出力されるシェージング補正信号ＳＨＥ
を入力とし、Ｉ／Ｏインタフェース１０を通じて入力さ
れるクロックＣＬＫに応答して短パルス信号ＳＨＯＴを
出力する。図１４に、この短パルス発生器６４の入出力
波形が示してある。同図のように発生される短パルス信
号ＳＨＯＴが画素クロックバーＣＫＰＸ（反転）と論理
積（ＡＮＤゲート１３０）され、これにより演算部２０
の第１及び第２入力レジスタ５２，５４が初期化され
る。

【００２５】シェージング補正制御部２２は、クロック
ＣＬＫとインバータ６６による反転後の画素クロックバ
ーＣＫＰＸとに応答して、演算部２０にシェージング補
正の算術演算を遂行させるシェージング補正信号ＳＨＥ
を出力する。そして、エッジ強調制御部２４は、演算部
２０にエッジ強調の算術演算を遂行させるエッジ強調信
号として２つの信号、エッジ強調信号ＥＧＥ及び項選択
信号ＴＭＳを出力する。

【００２６】インバータ６６以外の論理ゲート６３，１
２０，１２２，１２４，１２６，１３０，１３２は、シ
ェージング因子生成器６２、シェージング補正制御部２
２、エッジ強調制御部２４、短パルス発生器６４から出
力される各信号を論理ゲーティングして、演算部２０に
あるマルチプレクサ５０、第１入力レジスタ５２、第２
入力レジスタ５４、そして出力レジスタ５８に第１〜第
４演算制御信号を出力する。これら論理ゲートは次のよ
うに構成される。

【００２７】ＯＲゲート６３は、シェージング因子生成
器６２から出力されるシェージング因子制御信号ＳＦＯ
とシェージング補正制御部２２から出力されるシェージ
ング補正信号ＳＨＥとを論理和し、第１入力レジスタ５
２の制御端ＣＮＴに出力する。ＡＮＤゲート１３０は、
短パルス発生器６４から出力される短パルス信号ＳＨＯ
Ｔとインバータ６６の出力（バーＣＫＰＸ）とを論理積
し、第１及び第２入力レジスタ５２，５４のクリア端バ
ーＣＬＲに出力する。ＡＮＤゲート１３２は、シェージ
ング補正制御部２２から出力されるシェージング補正信
号ＳＨＥとＡＮＤゲート１３０の出力とを論理積し、エ
ッジ強調制御部２４のプリセット端バーｌｄに出力す
る。ＡＮＤゲート１２０は、シェージング補正制御部２
２から出力されるシェージング補正信号ＳＨＥを反転入
力し、シェージング因子生成器６２から出力されるシェ
ージング因子制御信号ＳＦＯと論理積して出力する。Ａ
ＮＤゲート１２２は、シェージング補正制御部２２から
出力されるシェージング補正信号ＳＨＥとエッジ強調制
御部２４から出力されるエッジ強調信号ＥＧＥの反転入
力とを論理積して出力する。ＯＲゲート１２４は、ＡＮ
Ｄゲート１２０，１２２の各出力を論理和する。このＯ
Ｒゲート１２４の出力は、ＡＮＤゲート１２６でクロッ
クＣＬＫと論理積された後、演算部２０の出力レジスタ
５８のクロック端ＣＬＫに印加される。これら構成のう
ち、演算部２０の第１入力レジスタ５２、第２入力レジ
スタ５４、そして出力レジスタ５８の端子ＣＮＴ，バー
ＣＬＲ，ＣＬＫに、演算制御信号としてラッチ信号を提
供する部分がラッチ信号発生手段に相当する。

【００２８】図４に、シェージング補正制御部２２の具
体例が示してある。この例では、クロック端に印加され
る所定クロックに応答して予め設定された計数値（２進
数“１０００”）分の計数を行うカウンタ７０と、この
カウンタ７０の出力とクロックＣＬＫを論理積してカウ
ンタ７０のクロック端に印加するＡＮＤゲート７２と、
からなっている。この図４を参照して、シェージング補
正制御部２２の動作を更に詳細に説明する。

【００２９】カウンタ７０のプリセット端バーｌｄに接
続されるライン７４には、図３に示すインバータ６６を
通じた反転による画素クロックバーＣＫＰＸが印加され
る。ＡＮＤゲート７２は、カウンタ７０の出力信号を反
転入力し、クロックＣＬＫと論理積してクロック端へ印
加する。従って、カウンタ７０は、画素クロックバーＣ
ＫＰＸによってプリセットされた後、予め設定された計
数値（２進数“１０００”）までをクロック端に印加さ
れるＡＮＤゲート７２の出力に応答して計数する。カウ
ンタ７０が計数する間、カウンタ７０の出力信号すなわ
ちシェージング補正信号ＳＨＥは活性状態（ロウ）であ
る。このシェージング補正信号ＳＨＥは、図３の演算選
択器６０、ＯＲゲート６３、ＡＮＤゲート１２０、マル
チプレクサ５０の選択端Ｓ、ＡＮＤゲート１３２、短パ
ルス発生器６４の入力端ＩＮ、そして図２のデータ出力
制御部３８の入力端にそれぞれ出力される。

【００３０】図５には、エッジ強調制御部２４の具体例
を示している。この例では、クロック端に印加される所
定のクロックに応答して予め設定された計数値（２進数
１００）だけ計数するカウンタ８２と、このカウンタ８
２の出力とクロックＣＬＫを論理積してカウンタ８２の
クロック端に印加するＡＮＤゲート８４と、から構成さ
れている。このエッジ強調制御部２４の回路構成は、図
４のシェージング補正制御部２２の回路に類似したもの
であることが分かる。

【００３１】図５を参照して、エッジ強調制御部２４の
動作をさらに詳細に説明する。カウンタ８２のプリセッ
ト端バーｌｄに接続したライン８６には、図３のＡＮＤ
ゲート１３２から出力される信号が印加される。ＡＮＤ
ゲート８４は、カウンタ８２の出力信号ＥＧＥを反転し
た信号とクロックＣＬＫとを論理積し、カウンタ８２の
クロック端に印加する。従って、カウンタ８２は、図３
のＡＮＤゲート１３２によるライン８６の信号に応じて
プリセットされた後、設定された計数値（２進数１０
０）まで、クロック端に印加されるＡＮＤゲート８４の
出力に応答して計数を行う。このカウンタ８２の計数中
は、カウンタ８２の出力信号すなわちエッジ強調信号Ｅ
ＧＥは活性状態（ロウ）である。出力されるエッジ強調
信号ＥＧＥは、図３に示したＡＮＤゲート１２２、図２
のデータ出力制御部３８に印加される。その後、カウン
タ８２は、予め設定された計数値（２進数１００）まで
の計数を完了すると、エッジ強調マスク部３０の選択端
Ｓ２へ項選択信号(Term Select Signal)ＴＭＳを出力す
る。この項選択信号ＴＭＳの印加に応答してエッジ強調
マスク部３０は、エッジ強調のための多数の項から順次
に一項ずつ選択を行う。

【００３２】図１１は、図４のシェージング補正制御部
２２及び図５のエッジ強調制御部２４で入出力される信
号の波形図である。同図を参照すると分かるように、シ
ェージング補正信号ＳＨＥは、画素クロックＣＫＰＸが
活性状態（ロウ）に遷移するとき活性状態（ロウ）で、
シェージング補正制御部２２のカウンタ７０で予め設定
された計数値、例えば２進数の値“１０００”を計数す
るまでの間、活性状態を維持する。一方、エッジ強調信
号ＥＧＥは、ＡＮＤゲート１３２の出力に応答して活性
状態（ロウ）となり、エッジ強調制御部２４のカウンタ
８２で予め設定された計数値、例えば２進数の値“１０
０”を計数するまでの間、活性状態を維持する。シェー
ジング補正信号ＳＨＥが活性状態のときには、演算部２
０でシェージング補正のための算術演算が実行され、エ
ッジ強調信号ＥＧＥが活性状態のときには、演算部２０
でエッジ強調のための算術演算が実行される。

【００３３】次に、図３における演算部２０の演算動作
について、図１２の信号波形図を参照して説明する。
尚、図１２は、演算部２０でシェージング補正を実行す
るときに入出力される波形図である。

【００３４】ＡＤＣ６から出力される読取画像に対応し
たデジタル信号ＡＤＣがマルチプレクサ５０の入力端Ｂ
に入力され、エッジ強調マスク部３０から出力されるロ
ーカルマスク信号ＬＭＫがマルチプレクサ５０の入力端
Ａに入力される。ここで一例として、デジタル信号ＡＤ
Ｃは６ビットデータで、２６Ｈの値であるとする。マル
チプレクサ５０は、これら入力端Ａ，Ｂに入力される信
号について、シェージング補正制御部２２から出力され
るシェージング補正信号ＳＨＥに応じていずれか１つを
選択する。即ちマルチプレクサ５０は、シェージング補
正信号ＳＨＥが活性状態（ロウ）のときは入力端Ｂを選
択し、非活性状態（ハイ）のときは入力端Ａを選択す
る。そして選択された信号は、第２入力レジスタ５４へ
出力される。図１２で、シェージング補正信号ＳＨＥの
活性状態（シェージング補正区間）におけるデジタル信
号ＡＤＣの値２６ＨはデータＰＢの値となる。

【００３５】一方、演算選択器６０は、シェージング補
正制御部２２のシェージング補正信号ＳＨＥの論理状態
に応答して、出力レジスタ５８から出力される出力デー
タＲＧＯに対し所定ビットシフトを行うか行わないかを
決定する。演算選択器６０が出力データＲＧＯをシフト
するのはシェージング補正のために演算部２０が乗算器
として動作する場合で、印加されるシェージング補正信
号ＳＨＥは活性状態である。これに対し演算選択器６０
が出力データＲＧＯをシフトしないのはエッジ強調のた
めに演算部２０が加算器として動作する場合で、印加さ
れるシェージング補正信号ＳＨＥは非活性状態である。
このような演算選択器６０はシフトレジスタで実現可能
で、シフトレジスタを用いた場合には、シェージング補
正信号ＳＨＥの活性状態（シェージング補正区間）で１
ビットずつライトシフト(1bit right shift)が実行され
ることになる。図１２を参照すると、シェージング補正
区間で演算選択器６０によって１ビットずつライトシフ
トされる値は、１３Ｈ、０９（φ９）Ｈ、１７Ｈ、１Ｅ
Ｈであることが分かる。

【００３６】第１入力レジスタ５２は、演算選択器６０
により出力データＲＧＯをシフトした或いはシフトしな
かったデータＰＡを所定制御のもとに入力する。この第
１入力レジスタ５２の制御動作を詳細に説明すると、ま
ずその制御端ＣＮＴには、シェージング因子生成器６２
から出力されるシェージング因子制御信号ＳＦＯとシェ
ージング補正制御部２２から出力されるシェージング補
正信号ＳＨＥとをＯＲゲート６３で論理和したラッチ制
御信号ＬＣＮＴが印加される。このラッチ制御信号ＬＣ
ＮＴが論理“ハイ”のときには演算選択器６０のデータ
ＰＡをそのままラッチし、ラッチ制御信号ＬＣＮＴが論
理“ロウ”のときには、クロック端（ＣＬＫ）に印加さ
れるクロック信号ＣＬＫに応答し、ラッチしたデータＰ
Ａを１ビットずつライトシフトする。

【００３７】第１及び第２入力レジスタ５２，５４は、
クリア端バーＣＬＲに初期化パルス信号を受けて初期化
される。初期化パルス信号は、短パルス発生部６４から
出力される短パルス信号ＳＨＯＴと画素クロックバーＣ
ＫＰＸ（反転）とをＡＮＤゲート１３０で論理積した信
号である。この初期化パルス信号により、第２入力レジ
スタ５４にラッチされたデータが初期化される。

【００３８】図１２において、ＡＮＤゲート１３０の初
期化パルス信号によってデータＰＡ，ＰＢは初期化（０
０Ｈ）されることが分かる。ここで、ラッチ制御信号Ｌ
ＣＮＴと演算選択器６０による１ビットずつのライトシ
フトは、シェージング補正動作時（即ち乗算器としての
動作時）にのみ発生する。演算選択器６０の１ビットラ
イトシフト動作は、６ビット×８ビットの計算結果とし
て１４ビットを得るのではなく８ビットのみを得るため
のもので、そして、１ビットずつ乗算した後に生成され
る最下位ビット（ＬＳＢ）を１ビット捨てるようにす
る。８ビットのみを有する理由は、８ビット加算器は１
４ビット加算器に変更できることから組合回路の数が減
少するためであり、また１４ビットの結果を有していて
も演算部２０では最終的に６ビットを捨てなければなら
ないためである。一方、ラッチ制御信号ＬＣＮＴの１ビ
ットライトシフトは、乗算されるビットが“０”の場合
に上述した機能を遂行するためである。

【００３９】加算器５６は、前記初期化パルス信号が印
加される前まで第１入力レジスタ５２と第２入力レジス
タ５４のデータを加算する。従って、出力レジスタ５８
は、演算制御信号発生部５１の第４演算制御信号である
ＡＮＤゲート１２６の出力クロックＡＤＣＫに応答し、
加算器５６で加算したデータをラッチして出力する。こ
のとき、出力クロックＡＤＣＫが論理“ハイ”の場合に
出力レジスタ５８の出力をラッチする。出力レジスタ５
８から出力される出力データＲＧＯは、シェージング補
正又はエッジ強調のために演算選択器６０に印加され、
またシェージング補正後処理部２６とエッジ強調後処理
部２８にそれぞれ印加される。

【００４０】図１２の一例において、シェージング補正
時に出力データＲＧＯは、ＰＡ＋ＡＤＣ→ＲＧＯ、即
ち、００Ｈ＋２６Ｈ→２６Ｈ、０９Ｈ＋２６Ｈ→２Ｆ
Ｈ、１７Ｈ＋２６Ｈ→３ＤＨ、０３Ｈ＋２６Ｈ→２９Ｈ
の値にシェージング補正されることが分かる。

【００４１】図２に示すシェージング補正後処理部２６
とエッジ強調後処理部２８の動作を次に説明する。

【００４２】シェージング補正後処理部２６は、演算部
２０から出力される出力データＲＧＯすなわちシェージ
ング補正結果データ値を、予め限定した値（絶対値明る
さ）を超過しないように制限（クランピング）する。シ
ェージング補正後処理部２６は例えば、演算部２０から
８ビットの出力データＲＧＯが出力されると６ビットの
データに限定するが、このような限定は、８ビットの出
力データＲＧＯの上位２ビットを無視するようにすれば
よい。つまり、出力データＲＧＯが８ビット単位であれ
ば１０進数０〜１２５までの値を有するが、シェージン
グ補正後処理部２６では、演算部２０から出力される出
力データＲＧＯが１０進数６３（６ビット）以上のデー
タ値であれば、最大値６３（１０進数）に制限して出力
する。このシェージング補正後処理部２６で処理された
２値画像データＳＰは、シェージング補正後に所定画素
に対するエッジ強調を行うべくエッジ強調マスク部３０
へ入力される。

【００４３】エッジ強調後処理部２８は、演算部２０で
エッジ強調処理された出力データ値が予め限定した値
（絶対値明るさ）を超過する場合に予め限定した値に制
限（クランピング）する役割をもつ論理回路部で、上記
シェージング補正後処理部２６と同様の動作を行う。演
算部２０がエッジ強調のために多項加算器として動作す
るときに出力される出力データＲＧＯの範囲は−６３〜
１２６である。従って、エッジ強調後処理部２８は、演
算部２０から出力される８ビットのデータ値が１０進数
０より小さいと１０進数０に限定し、１０進数６３より
大きいと１０進数６３に限定する。つまり、エッジ強調
後処理部２８から出力される画素明るさのデータ値の範
囲は０〜６３である。エッジ強調後処理部２８で処理さ
れた２値画像データＥＰは、２値画像決定部３６へ入力
される。

【００４４】エッジ強調マスク部３０の具体的構成例及
びそれによる動作を、図６の回路図を参照して説明す
る。エッジ強調マスク部３０は、エッジ強調のために、
シェージング補正後処理部２６から出力される２値画像
データＳＰの３画素の明るさをシェージング補正信号Ｓ
ＨＥに応答してレジスタ１４０，１４２，１４４に貯蔵
する。これらレジスタ１４０，１４２，１４４は、演算
部２０から提供される２値画像データの画素単位をエッ
ジ強調加重値因子と乗算する乗算手段として機能する。
そして、Ｉ／Ｏインタフェース１０から提供されるエッ
ジ強調制御信号ＳＴＧに応答してエッジ強調の程度を選
択し、エッジ強調制御部２４から提供される項選択信号
ＴＭＳに応じて対応する画素明るさのデータ値を提供す
る回路部である。具体的には、２値化された画像データ
をエッジ強調するために入力される２値画像データＳＰ
をマスキングし、所定の画素明るさデータ値を貯蔵する
３つのレジスタ１４０，１４２，１４４と、３つのレジ
スタ１４０，１４２，１４４の各出力端にそれぞれ接続
される第１、第２、第３マルチプレクサ１４６，１４
８，１５０（第１選択手段）と、これら第１、第２、第
３マルチプレクサ１４６，１４８，１５０及びＣ(Cente
r)レジスタ１４２に４つの入力端がそれぞれ接続される
第４入力マルチプレクサ１５２（第２選択手段）と、か
ら構成される。

【００４５】図１３Ａ及び図１３Ｂに、エッジ強調マス
ク部３０におけるエッジ強調の程度に対応する加重値因
子を示す。図１３Ａに示すのはエッジ強調を大きくする
ときの加重値因子で、エッジ強調信号ＳＴＧ＝０が印加
されるときに選択され、図１３Ｂに示すのはエッジ強調
を小さくするときの加重値因子で、エッジ強調信号ＳＴ
Ｇ＝１が印加されるときに選択される。そして図１３Ｃ
は、エッジ強調マスク部３０から出力されるローカルマ
スク信号ＬＭＫのデータ値で、図１３Ａのような加重値
因子によりエッジ強調された画素明るさデータ値を示し
た例である。

【００４６】図６、図１３Ａ〜図１３Ｃを参照してエッ
ジ強調マスク部３０の動作をより詳細に説明する。Ｌ(L
eft)レジスタ１４０、Ｃ(Center)レジスタ１４２、Ｒ(R
ight) レジスタ１４４は６ビットレジスタである。Ｌ及
びＲレジスタ１４０，１４４の出力線は、第１及び第３
マルチプレクサ１４６，１５０の入力端Ａに１ビットラ
イトシフトされるように接続されており、また第１、第
２、第３マルチプレクサ１４６，１４８，１５０の入力
端Ｂに２ビットライトシフトされるように接続されてい
る。そして、Ｃレジスタ１４２の出力線は、第２マルチ
プレクサ１４８の入力端Ａにはそのままビットシフトさ
れないように接続されており、入力端Ｂには１ビットラ
イトシフトされるように接続されている。これらＬ、
Ｃ、Ｒレジスタ１４０，１４２，１４４の各出力端Ｑ₅
〜Ｑ₀ と第１、第２、第３マルチプレクサ１４６，１４
８，１５０の各入力端Ａ₅ 〜Ａ₀ ，Ｂ₅ 〜Ｂ₀ は、次の
表１のように接続される。

【表１】

【００４７】第１マルチプレクサ１４６と第３マルチプ
レクサ１５０の各出力は反転されて第４マルチプレクサ
１５２の入力端に印加され、第２マルチプレクサ１４８
の出力は第４マルチプレクサ１５２にそのまま印加され
る。また、Ｃレジスタ１４２の出力端Ｑ₅ 〜Ｑ₀ と第４
マルチプレクサ１５２の入力端ＢのＢ₅ 〜Ｂ₀ は次の表
２のように接続される。

【表２】

【００４８】このようなエッジ強調マスク部３０の構成
により、図１３Ａ及び図１３Ｂのような加重値因子が生
成される。

【００４９】Ｌレジスタ１４０、Ｃレジスタ１４２、及
びＲレジスタ１４４は初期値が１０進数６３に設定され
ており、シェージング補正信号ＳＨＥのクロッキングに
よってラッチしたデータを、出力端に接続されたレジス
タ及び第１、第２、第３マルチプレクサ１４６，１４
８，１５０の入力端Ａ，Ｂに印加する。Ｌレジスタ１４
０が第１マルチプレクサ１４６に印加するデータについ
て一例をあげて説明すると、例えばＬレジスタ１４０の
出力が“１１０００１”であれば、第１マルチプレクサ
１４６の入力端Ａに印加される値は“０１１０００”と
なり、第１マルチプレクサ１４６の入力端Ｂに印加され
る値は“００１０００”となる。Ｃレジスタ１４２とＲ
レジスタ１４４もそのライン接続に従ってこの例と同じ
ように動作する。第１、第２、第３マルチプレクサ１４
６，１４８，１５０は、エッジ強調信号“ＳＴＧ＝０”
であれば入力端Ａを選択し、エッジ強調信号“ＳＴＧ＝
１”であれば入力端Ｂを選択する。

【００５０】第１マルチプレクサ１４６の出力は反転さ
れて第４マルチプレクサ１５２の入力端Ａに印加され、
第２マルチプレクサ１４８の出力は第４マルチプレクサ
１５２の入力端Ｃに印加され、第３マルチプレクサ１５
０の出力は反転されて第４マルチプレクサ１５２の入力
端Ｄに印加される。そして、Ｃレジスタ１４２の出力は
第４マルチプレクサ１５２の入力端Ｂに印加される。従
って、第４マルチプレクサ１５２は、その入力端Ａ〜Ｄ
に印加される各データを、所定画素のエッジ強調計数の
完了を知らせるエッジ強調制御部２４の項選択信号ＴＭ
Ｓに応答して順次に選択し、演算部２０にあるマルチプ
レクサ５０の入力端Ａ（図３）へ出力する。

【００５１】図１３Ａの加重値因子すなわちＬ：Ｃ：Ｒ
＝−０．５：２：−０．５であるとき、エッジ強調マス
ク部３０で遂行するエッジ強調について図１３Ｃを参照
して説明する。エッジ強調マスク部３０に入力される値
が図１３Ｃの曲線４００上の画素ｂ〜ｆのようになる
と、エッジ強調された結果値すなわち点線４０２上の画
素ｂ〜ｆは次の表３のように示されることが分かる。

【表３】

【００５２】このようなエッジ強調結果値を注目してみ
ると、画素ｃのレベルが入力に比べて下降し、画素ｅの
レベルが入力に比べて上昇することが分かる。これは画
像データのエッジ強調をしたことを明らかに示してい
る。

【００５３】エッジ強調マスク部３０でマスキングされ
た後にエッジ強調されたローカルマスク信号ＬＭＫが演
算部２０に印加されるときの演算部２０の動作を、図１
２の波形図を参照して説明する。例えば、エッジ強調マ
スク部３０の中心画素値Ｃが２９Ｈのときには周辺画素
Ｌ、ＲがＥＤＨとなる。即ち、次表４。

【表４】

【００５４】図１２において、エッジ強調区間では、図
３のＡＮＤゲート１３０の出力によって第１及び第２入
力レジスタ５２，５４が初期化されるので、第１及び第
２入力レジスタ５２，５４の各出力は００Ｈに初期化さ
れ、その後、第２入力レジスタ５４の出力はＥＢＨ、１
４Ｈ、３ＤＨとなる。前記００Ｈに初期化された出力以
後、第１入力レジスタ５２の出力はＥＢＨ、１４Ｈ、３
ＤＨとなると仮定する。この場合、演算制御信号発生部
５１の第４演算制御信号ＡＤＣＫに応答する演算部２０
の出力レジスタ５８の出力データＲＧＯ（ＰＡ＋ＰＢ→
ＲＧＯ）は、００Ｈ＋００Ｈ→００Ｈ、００Ｈ＋ＥＢＨ
→ＥＢＨ、ＥＢＨ＋２９Ｈ→１４Ｈ、１４Ｈ＋２９Ｈ→
３ＤＨ、３ＤＨ＋ＥＢＨ→２８Ｈにエッジ強調されるこ
とが分かる。演算部２０のエッジ強調の結果値は−６３
〜＋１２６の範囲を有し、出力データＲＧＯはすべてこ
の範囲に属することが分かる。

【００５５】加重値因子Ｌ：Ｃ：Ｒ＝−０．５：２：−
０．５のときに、エッジ強調マスク部３０からのローカ
ルマスク信号ＬＭＫが実数値で‘０’、‘６３’、
‘０’であれば演算部２０の出力結果は１２６となり、
この加重値因子のときに、エッジ強調マスク部３０の出
力であるローカルマスク信号ＬＭＫが実数値で‘６
３’、‘０’‘６３’であれば演算部２０の出力結果は
−６３となる。

【００５６】次に、２値画像の電圧ピークを制御する電
圧ピーク制御部３４について詳細に説明する。ＣＰＵ８
は、メモリ１６の電圧ピークレジスタに記憶された電圧
ピーク値ＶＰを電圧ピーク制御部３４の制御によって更
新(update)する。この電圧ピーク制御部３４の回路例を
図７に示す。

【００５７】カウンタ２５６は、図１の信号制御部１４
からＩ／Ｏインタフェース１０を通じて出力されるライ
ンクロックＣＫＬＮによってプリセットされ、クロック
端に印加される所定のクロックに応じてメモリ１６に記
憶したライン単位の電圧ピーク値ＶＰを計数し、新たな
ライン単位の電圧ピーク値ＶＰを出力する。このカウン
タ２５６から出力されるライン単位の電圧ピーク値ＶＰ
と図１のＡＤＣ６から出力される画素単位のデジタル信
号ＡＤＣとが、比較器２５０で比較される。そしてＡＮ
Ｄゲート２５４により、比較器２５０の出力、Ｉ／Ｏイ
ンタフェース１０を通じて出力される自動利得調節エネ
ーブル信号ＡＧＣ、及び中間調処理のための中間調モー
ド信号ＨＦＴが論理積され、カウンタ２５６のクロック
端にクロック信号として送られる。中間調モード信号Ｈ
ＦＴも論理積するのは、中間調処理時に電圧ピークの自
動制御が不要となるためである。

【００５８】比較器２５０は、カウンタ２５６で計数し
た電圧ピーク値ＶＰを再入力して画素単位のデジタル信
号ＡＤＣと比較し、デジタル信号ＡＤＣ値がカウンタ２
５６で計数した電圧ピーク値ＶＰより大きいときに
“１”の値を出力する。この比較器２５０とカウンタ２
５６のクロック端との間に接続されるＡＮＤゲート２５
４は３入力ＡＮＤゲートである。このＡＮＤゲート２５
４は、自動利得調節に対応する自動利得調節エネーブル
信号ＡＧＣと中間調処理に対応する中間調モード信号Ｈ
ＦＴと比較器２５０の出力とを３入力端から入力する。
中間調モード信号ＨＦＴは、インバータ２５２で反転さ
れてＡＮＤゲート２５４に入力される。ＡＮＤゲート２
５４の出力線がカウンタ２５６のクロック端に接続され
ており、ＡＮＤゲート２５４で論理演算した値が“１”
になると、カウンタ２５６は電圧ピーク値ＶＰを１ずつ
増加するように計数を行う。ＡＮＤゲート２５４から出
力される２進論理が“０”であると、カウンタ２５６は
電圧ピーク値ＶＰを入力状態の通りに維持する。また、
カウンタ２５６は、Ｉ／Ｏインタフェース１０を通じて
提供されるラインクロックＣＫＬＮとリセット信号ＣＬ
Ｒを受け、ラインクロックＣＫＬＮによってプリセット
され、リセット信号ＣＬＲによってリセットされる。

【００５９】上述の電圧ピーク制御は、中間調モードで
はない自動利得調節がエネーブル状態すなわちＡＧＣ＝
１のとき電圧ピーク制御部３４で遂行される。この電圧
ピーク制御部３４から出力される電圧ピーク値ＶＰは、
Ｉ／Ｏインタフェース１０を通じてメモリ１６の電圧ピ
ークレジスタに更新記憶される。この電圧ピーク制御部
３４の適応的な電圧ピーク値の制御により、原稿の画像
をより精密に再生することができるようになるという利
点がある。

【００６０】次に、図２のしきい値発生部３５の構成及
び動作を図８Ａ及び図８Ｂを参照して説明する。図８Ａ
は、しきい値発生部３５の具体例を示すもので、図８Ｂ
はしきい値発生部３５によって実現される４×４のしき
い値マトリクスを示すものである。しきい値発生部３５
は、２値画像プロセッサ２の中間調処理時には下記
（１）のようなしきい値データＤＴを入力し、文字や図
面等の文書処理時には下記（２）のような同じ値のしき
い値データＤＴを入力する。

【００６１】（１）中間調処理時：中間調処理のために
メモリ１６に予め記憶されているデータ値のうちのしき
い値データＤＴを入力する。即ち、図８Ｂに示すしきい
値インデックスｔ₀ 〜ｔ₁₅をそれぞれ入力する。

【００６２】（２）文字や図面の処理時：画像の各ライ
ンを２値化する前に、現在の電圧ピーク値ＶＰをＣＰＵ
８が読出し、それに対応してしきい値インデックスｔ₀
〜ｔ₁₅を同一のしきい値に再設定する。例えば、ｔ₀ ＝
ｔ₁ ＝ｔ₂ ＝ｔ₃ ＝……＝ｔ₁₅＝ＶＰ／８に設定する。
このとき、しきい値インデックスｔ₀ 〜ｔ₁₅の範囲は０
≦ｔ₀ 〜ｔ₁₅≦３２であり、電圧ピーク値ＶＰの範囲は
０≦ＶＰ≦２５５である。このように、文書書処理時、
しきい値発生部３５は同一のしきい値データＤＴを入力
する。

【００６３】図８Ａに示すしきい値発生部３５は、中間
調処理時にメモリ１６に予め貯蔵されている所定のライ
ン単位のしきい値データＤＴ、即ちしきい値インデック
スｔ ₀ 〜ｔ₃ ，ｔ₄ 〜ｔ₇ ，ｔ₈ 〜ｔ₁₁，ｔ₁₂〜ｔ₁₅を
それぞれ入力とし、所定の第１選択信号によりこれらの
うちいずれか１つをそれぞれ選択出力する４入力のマル
チプレクサ３００，３０２，３０４，３０６と、これら
マルチプレクサ３００，３０２，３０４，３０６からそ
れぞれ出力される信号を所定の第２選択信号により選択
してしきい値ＴＨＲを出力するマルチプレクサ３０８
と、マルチプレクサ３００，３０２，３０４，３０６の
所定のしきい値インデックスを選択するために信号制御
部１４から出力される画素クロックＣＫＰＸに応答して
計数を行い、マルチプレクサ３００，３０２，３０４，
３０６の各選択端Ｓ１に前記第１選択信号を出力する第
１カウンタ３１０と、マルチプレクサ３００，３０２，
３０４，３０６の１出力を選択するために信号制御部１
４から出力されるラインクロックＣＫＬＮに応答して計
数を行い、前記第２選択信号を出力する第２カウンタ３
１２と、から構成される。

【００６４】第１カウンタ３１０は画素クロックＣＫＰ
Ｘによって計数を行い、ラインクロックＣＫＬＮによっ
てプリセットされる。ラインクロックＣＫＬＮはインバ
ータ３１４で反転されてカウンタ３１０のプリセット端
バーｌｄに印加される。また、マルチプレクサ３００，
３０２，３０４，３０６の各出力のうちのいずれか１つ
の出力を選択するために、第２カウンタ３１２がマルチ
プレクサ３０８の選択端Ｓ２に接続されている。この第
２カウンタ３１２はラインクロックＣＫＬＮに応答して
計数を行い、図１に示す信号制御部１４から出力される
リセット信号ＣＬＲによってリセットされる。

【００６５】図８Ｂのしきい値マトリクスを参照する
と、しきい値インデックスｔ₀ 〜ｔ₁₅はメモリ１６に記
憶された１つのライン単位とされる。そして、しきい値
インデックスｔ₀ 〜ｔ₁₅は、垂直しきい値インデックス
Ｖ_Idxと水平しきい値インデックスＨ_Idxに区分され
る。１つのしきい値インデックスは画素単位である。ま
た、所定のしきい値インデックスｔ_i（ｉは整数で０〜
１５の値）は０〜６３の画素明るさデータ値をもつ。

【００６６】図８Ａ及び図８Ｂを参照して、中間調処理
時びしきい値発生部３５の動作について説明する。まず
ＣＰＵ８は、メモリ１６に記憶されたしきい値をライン
単位で読出してしきい値発生部３５に印加する。しきい
値発生部３５に印加されるしきい値インデックスｔ₀ 〜
ｔ₁₅は、４つのマルチプレクサ３００，３０２，３０
４，３０６へ印加される。第１カウンタ３１０は、ライ
ンクロックＣＫＬＮによってプリセットされた後、画素
クロックＣＫＰＸのクロッキングで１ずつ計数値を増加
させる。４つのマルチプレクサ３００，３０２，３０
４，３０６は、選択端Ｓ１に印加される計数値に応答し
て順番に１列、２列、３列、４列の垂直しきい値インデ
ックスＶ_Idxを選択して出力する。第２カウンタ３１２
は、リセット信号ＣＬＲによってプリセットされた後、
ラインクロックＣＫＬＮのクロキッングで１ずつ計数値
を増加させる。４入力のマルチプレクサ３０８は、選択
端Ｓ２に印加される計数値に応答して、４つのマルチプ
レクサ３００，３０２，３０４，３０６の各出力を順に
選択して出力する。即ち、この選択端Ｓ２に印加される
計数値に応答して順番に１行、２行、３行、４行の水平
しきい値インデックスＨ _Idxを選択して出力する。マル
チプレクサ３０８から出力されるしきい値データＴＨＲ
は２値画像決定部３６へ入力される。

【００６７】図２を参照すると、２値画像決定部３６
は、しきい値発生部３５から出力されるしきい値データ
ＴＨＲと、エッジ強調後処理部２８から出力される２値
画像データＥＰとを比較し、白画素や黒画素を示す２値
画像データをデータ出力部４０に出力する。そして、デ
ータ出力部４０は２値画像決定部３６から出力されるデ
ータを入力し、データ出力制御部３８から印加されるラ
ッチクロックＬＨＣＫに応答してＴＰＨ１８又はＤＭＡ
制御部１２へ２値画像データを出力する。データ出力制
御部３８から提供されるラッチクロックＬＨＣＫは、デ
ータ出力部４０に対する伝送モードと複写モードのクロ
ックである。このラッチクロックＬＨＣＫは数百ナノ秒
の周期を有する。データ出力制御部３８は、ＣＰＵ８か
ら提供されるデータ選択信号ＤＳＳにより、シェージン
グ補正制御部２２から出力されるシェージング補正信号
ＳＨＥ又はエッジ強調制御部２４から出力されるエッジ
強調信号ＥＧＥを選択する。このデータ出力制御部３８
で選択された信号が、データ出力部４０にラッチクロッ
クＬＨＣＫとして印加される。

【００６８】図２に符号２００で示した２値画像決定部
３６及びデータ出力部４０の具体例を図９に示す。同図
を参照して、２値画像決定部３６及びデータ出力部４０
を更に詳細に説明する。

【００６９】図９の例では、図２に示す２値画像決定部
３６は比較器とされ、エッジ強調後処理部２８から出力
されるデータＥＰとしきい値発生部３５から出力される
しきい値データＴＨＲとを比較する。エッジ強調後処理
部２８の出力データＥＰはシェージング補正され、或い
はシェージング補正された後にエッジ強調された６ビッ
トの画素明るさデータである。そして、しきい値発生部
３５から出力されるしきい値データＴＨＲは自動利得調
節され、或いは一定に固定された６ビットの画素明るさ
データである。従って、比較器の構成とした２値画像決
定部３６は、データＥＰがしきい値データＴＨＲより大
きいか又は同じであれば“０”（白画素）に決定し、そ
れ以外であれば“１”（黒画素）に決定してデータ出力
部４０へ２値画像データを出力する。

【００７０】データ出力部４０は、２値画像決定部３６
から出力される２値画像データを、信号制御部１４から
出力されるモード選択信号Ｔ／Ｃの選択によりＴＰＨ１
８へ出力する直列出力器３５０と、２値画像決定部３６
から出力される２値画像データを、信号制御部１４から
出力されるモード選択信号Ｔ／Ｃの選択によりＤＭＡ制
御部１２へ出力する並列出力器３５２と、直列出力器３
５０、並列出力器３５２から出力される信号の同期を取
るために、所定のクロックをラッチして遅延させたラッ
チクロックＤＬＨＣＫを提供する遅延器３５４と、から
構成される。

【００７１】直列出力器３５０と並列出力器３５２は、
Ｉ／Ｏインタフェース１０を通じて送られてくるＣＰＵ
８のモード選択信号Ｔ／Ｃにより排他的に活性化され
る。直列出力器３５０と並列出力器３５２の各第１クロ
ック端ＣＫ１は、２値画像決定部３６の出力をラッチす
るために使用される。また、直列出力器３５０と並列出
力器３５２の各第２クロック端ＣＫ２は、ＴＰＨ１８に
提供される複写モードクロックＣＰＣＫ、ＤＭＡ制御部
１２に提供される伝送要求信号ＴＲＲＱを発生するため
にそれぞれ使用される。第１クロック端ＣＫ１に提供さ
れる信号は、図２に示したデータ出力制御部３８から出
力されるラッチクロックＬＨＣＫである。このラッチク
ロックＬＨＣＫはシェージング補正信号ＳＨＥ及びエッ
ジ強調信号ＥＧＥからなることが分かる。遅延器３５４
は、ラッチクロックＬＨＣＫを２００ナノ秒遅延させ、
遅延させたラッチクロックＤＬＨＣＫを第２クロック端
ＣＫ２に出力する回路部である。

【００７２】そして、モード選択信号Ｔ／Ｃによって選
択された直列出力器３５０又は並列出力器３５２は、ラ
ッチクロックＬＨＣＫにより２値画像決定部３６の２値
画像データをラッチする。この２値画像データをラッチ
した直列出力器３５０又は並列出力器３５２は複写／伝
送モードで次のように動作する。

【００７３】複写モード：モード選択信号Ｔ／Ｃが複写
モードの場合は、直列出力器３５０が選択される。直列
出力器３５０は、２値画像データＣＰＤＴをＴＰＨ１８
に伝送するために、画素ごとに複写モードクロックＣＰ
ＣＫを発生させる。そして、遅延器３５４で遅延させた
ラッチクロックＤＬＨＣＫに応答し、２値画像データＣ
ＰＤＴと複写モードクロックＣＰＣＫを活性化させる。

【００７４】伝送モード：モード選択信号Ｔ／Ｃが伝送
モードの場合は、並列出力器３５２が選択される。並列
出力器３５２は、８ビットの並列２値画像データＴＲＤ
ＴをＤＭＡ制御部１２に伝送するために、８画素ごとに
伝送要求信号ＴＲＲＱを発生させる。そして、遅延器３
５４で遅延させたラッチクロックＤＬＨＣＫに応答し、
８ビットの並列２値画像データＣＰＤＴと伝送要求信号
ＴＲＲＱを活性化させる。

【図面の簡単な説明】

【図１】画像２値化システムの概略的ブロック図。

【図２】図１の２値画像プロセッサ２の具体例を示す回
路図。

【図３】シェージング補正又はエッジ強調の制御及び演
算動作を行う図２の点線ブロック１００の具体例を示す
回路図。

【図４】図３のシェージング補正制御部２２の具体例を
示す回路図。

【図５】図３のエッジ強調制御部２４の具体例を示す回
路図。

【図６】図２のエッジ強調マスク部３０の具体例を示す
回路図。

【図７】図２の電圧ピーク制御部３４の具体例を示す回
路図。

【図８】分図Ａは、図２のしきい値発生部３５の具体例
を示す回路図、分図Ｂは、しきい値の水平及び垂直イン
デックスが更新されるしきい値マトリクスを示す説明
図。

【図９】２値画像決定部３６とデータ出力部４０で構成
される図２の点線ブロック２００の具体例を示す回路
図。

【図１０】図２のシェージング因子ＤＭＡ発生部３２に
関する信号波形図。

【図１１】図２のシェージング補正制御部２２及びエッ
ジ強調制御部２４に関する信号波形図。

【図１２】図２の演算部２０に関する信号波形図。

【図１３】分図Ａは、図２のエッジ強調マスク部３０の
エッジ強調を大きくした場合を説明する説明図、分図Ｂ
は、図２のエッジ強調マスク部３０のエッジ強調を小さ
くした場合を説明する説明図、分図Ｃは、図２のエッジ
強調マスク部３０においてエッジ強調をしない場合、エ
ッジ強調を大きくした場合、エッジ強調を小さくした場
合の各画素明るさデータ値について示す説明図。

【図１４】図３の短パルス発生部６４に関する信号波形
図。

【符号の説明】

２２値画像プロセッサ４イメージセンサ６ＡＤＣ８ＣＰＵ１０Ｉ／Ｏインタフェース１２ＤＭＡ制御部１６メモリ２０演算部２２シェージング補正制御部２４エッジ強調制御部２６シェージング補正後処理部２８エッジ強調後処理部３０エッジ強調マスク部３２シェージング因子ＤＭＡ発生部３４電圧ピーク制御部３５しきい値発生部３６２値画像決定部４０データ出力部

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/40 - 1/409 H04N 1/46 H04N 1/60

Claims

(57)【特許請求の範囲】

【請求項１】原稿画像を読み取るイメージセンシング
手段と、このイメージセンシング手段による読取画像の
信号をデジタル信号に変換するデジタル変換手段と、該
デジタル信号に対する２値画像処理を制御する２値画像
処理制御手段と、を備えた２値画像処理装置の２値画像
プロセッサにおいて、前記イメージセンシング手段により読み取った原稿画像
の背景輝度に対応して読取画像の白黒決定しきい値を前
記２値画像処理制御手段による所定単位で生成するしき
い値発生手段と、シェージング補正制御及びエッジ強調
制御のために予め設定された時間区間に対応させて演算
制御信号を出力する演算制御手段と、前記演算制御信号
に応じて、前記デジタル信号に対するシェージング補正
のための演算及びエッジ強調のための演算を選択的に実
行して画像明るさ値を出し、これに相応する２値画像デ
ータを出力する演算手段と、この演算手段から出力され
る２値画像データを、前記しきい値発生手段から出力さ
れる白黒決定しきい値と比較することにより、原稿画像
の白黒に相応した２値画像を決定する２値画像決定手段
と、を備え、前記演算制御手段は、前記２値画像処理制御手段から提
供される画素単位の同期信号により、予め設定された時
間区間で画像のシェージング補正のためのシェージング
補正信号を出力するシェージング補正制御手段と、前記
シェージング補正信号により、予め設定された時間区間
で画像のエッジ強調のためのエッジ強調信号を出力する
エッジ強調制御手段と、所定の画素に対して少なくとも
１段階以上のエッジ強調を行うために、前記演算手段か
ら出力される２値画像データを所定画素単位でマスキン
グしてマスク信号を出力するエッジ強調マスキング手段
と、から構成され、前記演算手段は、前記演算制御手段の演算制御信号によ
り、前記エッジ強調マスキング手段から出力されるマス
ク信号及び前記デジタル変換手段から出力されるデジタ
ル信号を択一的に選択するための第１演算選択手段と、
シェージング補正及びエッジ強調の演算選択のために、
前記演算制御手段の演算制御信号により演算選択信号を
出力する第２演算選択手段と、前記第１演算選択手段で
選択された信号及び前記第２演算選択手段の演算選択信
号を加算する加算手段と、からなることを特徴とする２
値画像プロセッサ。
【請求項２】演算手段は、第２演算選択手段と前記加
算手段に接続され、前記第２演算選択手段の出力信号を
一時貯蔵する第１入力一時貯蔵手段と、第１演算選択手
段と加算手段に接続され、前記第１演算選択手段の出力
信号を一時貯蔵する第２入力一時貯蔵手段と、前記加算
手段から出力される２値画像信号を一時貯蔵する出力一
時貯蔵手段と、前記第２入力一時貯蔵手段、前記第１入
力一時貯蔵手段、及び前記出力一時貯蔵手段に一時貯蔵
された出力信号を出力するように、２値画像処理制御手
段の制御により所定のラッチ信号を前記各一時貯蔵手段
にそれぞれ提供するラッチ信号発生手段と、を更に有す
る請求項１記載の２値画像プロセッサ。
【請求項３】所定原稿のホワイト基準に対応する電圧
ピーク値の適応的制御のために、デジタル変換手段のデ
ジタル信号と予め設定されて所定のメモリ手段に貯蔵さ
れる電圧ピーク値とを比較する電圧ピーク制御手段を更
に備える請求項１記載の２値画像プロセッサ。
【請求項４】演算手段から出力される２値画像データ
をシェージング補正とエッジ強調に有効な実効値データ
に処理するために、前記２値画像データの所定の絶対値
明るさ以上をクランピングする演算後処理手段を更に備
える請求項１記載の２値画像プロセッサ。
【請求項５】第２演算選択手段は、加算手段の出力を
演算制御信号により所定ビットシフトするシフトレジス
タで構成される請求項１記載の２値画像プロセッサ。
【請求項６】演算手段は、シェージング補正のための
演算制御信号によって、演算手段の出力を被乗数としデ
ジタル信号を乗数として乗算動作する乗算器となる請求
項１記載の２値画像プロセッサ。
【請求項７】演算手段は、エッジ強調のための演算制
御信号によって、演算手段の出力を被加数としマスク信
号を加数として加算動作する加算器となる請求項１記載
の２値画像プロセッサ。
【請求項８】エッジ強調マスキング手段は、１以上の
レジスタで構成され、２段階のエッジ強調加重値因子を
貯蔵し、演算手段から提供される２値画像データの画素
単位を前記エッジ強調加重値因子と乗算する乗算手段
と、２値画像処理制御手段から提供されるエッジ強調制
御信号により、１段階のエッジ強調加重値因子とされた
前記レジスタの出力を選択する１以上の第１選択手段
と、エッジ強調制御手段のエッジ強調信号によって前記
第１選択手段のうちいずれか１つの選択手段を選択する
第２選択手段と、から構成される請求項１記載の２値画
像プロセッサ。
【請求項９】原稿画像を読み取るイメージセンシング
手段と、このイメージセンシング手段による読取画像の
信号をデジタル信号に変換するデジタル変換手段と、該
デジタル信号に対する２値画像処理を制御する２値画像
処理制御手段と、を備えた２値画像処理装置の２値画像
プロセッサにおいて、前記イメージセンシング手段により読み取った原稿画像
の背景輝度に対応して読取画像の白黒決定しきい値を前
記２値画像処理制御手段による所定単位で生成するしき
い値発生手段と、シェージング補正制御及びエッジ強調
制御のために予め設定された時間区間に対応させて演算
制御信号を出力する演算制御手段と、前記演算制御信号
に応じて、前記デジタル信号に対するシェージング補正
のための演算及びエッジ強調のための演算を選択的に実
行して画像明るさ値を出し、これに相応する２値画像デ
ータを出力する演算手段と、この演算手段から出力され
る２値画像データを、前記しきい値発生手段から出力さ
れる白黒決定しきい値と比較することにより、原稿画像
の白黒に相応した２値画像を決定する２値画像決定手段
と、を備え、前記演算制御手段は、前記２値画像処理制御手段から提
供される画素単位の同期信号により、予め設定された時
間区間で画像のシェージング補正のためのシェージング
補正信号を出力するシェージング補正制御手段と、前記
シェージング補正信号により、予め設定された時間区間
で画像のエッジ強調のためのエッジ強調信号を出力する
エッジ強調制御手段と、所定の画素に対して少なくとも
１段階以上のエッジ強調を行うために、前記演算手段か
ら出力される２値画像データを所定画素単位でマスキン
グしてマスク信号を出力するエッジ強調マスキング手段
と、から構成され、前記エッジ強調マスキング手段は、１以上のレジスタで
構成され、２段階のエッジ強調加重値因子を貯蔵し、前
記演算手段から提供される２値画像データの画素単位を
前記エッジ強調加重値因子と乗算する乗算手段と、前記
２値画像処理制御手段から提供されるエッジ強調制御信
号により、１段階のエッジ強調加重値因子とされた前記
レジスタの出力を選択する１以上の第１選択手段と、前
記エッジ強調制御手段のエッジ強調信号によって前記第
１選択手段のうちいずれか１つの選択手段を選択する第
２選択手段と、からなることを特徴とする２値画像プロ
セッサ。
【請求項１０】原稿画像を読み取りデジタル信号に変
換した画像データにシェージング補正及びエッジ強調を
行うための２値画像プロセッサにおいて、当該２値画像プロセッサのシェージング補正及びエッジ
強調の制御のための２値画像処理制御手段を備え、該２
値画像処理制御手段から提供される画素単位の同期信号
により、予め設定された時間区間で画像のシェージング
補正のためのシェージング補正信号を出力するシェージ
ング補正制御手段と、前記シェージング補正信号によ
り、予め設定された時間区間で画像のエッジ強調のため
のエッジ強調信号を出力するエッジ強調制御手段と、所
定画素に対して少なくとも１段階以上のエッジ強調を行
うために、算術演算手段から出力される２値画像データ
を所定の画素単位でマスキングするエッジ強調マスキン
グ手段と、前記シェージング補正信号により、前記エッ
ジ強調マスキング手段から出力されるマスク信号と前記
デジタル信号を択一的に選択するための第１演算選択手
段と、シェージング補正とエッジ強調の演算選択のため
に、前記シェージング補正信号によって生成される演算
選択信号を出力する第２演算選択手段と、前記第１演算
選択手段で選択される信号及び第２演算選択手段の演算
選択信号を算術演算する前記算術演算手段と、から構成
されることを特徴とする２値画像プロセッサ。
【請求項１１】算術演算手段が加算器となる請求項１
０記載の２値画像プロセッサ。
【請求項１２】エッジ強調制御手段がカウンタで構成
される請求項１１記載の２値画像プロセッサ。
【請求項１３】シェージング補正制御手段がカウンタ
で構成される請求項１２記載の２値画像プロセッサ。