JPH0281477A - 半導体加速度センサ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、バッチ処理で形成可能なストッパ構造を有
する半導体加速度センサに関する。

〔従来技術〕

従来の半導体加速度センサとしては、例えば、アイ　イ
ー　イーイーエレクトロンデバイセス（Ｉ　Ｅ　Ｅ　Ｅ
　　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　ｖｏｌ、Ｅ
　Ｄ−２６゜Ｎｏ、１２．　ｐ、１９１１．　Ｄｅｃ、
　１９７９　　　　Ａ　ＢａｔｃｈＦａｂｒｉｃａｔｅ
ｄ　５ｉｌｉｃｏｎ　Ａｃｃｅｌｅｒｏｍｅｔｅｒ　”
　）に記載されているものがある。

第２図は、上記の装置の斜視図及びＡ−Ａ’Ｂ−Ｂ’断
面図である。

第２図において、２１はＳｉ基板、２２はＳｉ片持梁、
２３はＳｉおもり、２４は空隙、２５はピエゾ抵抗であ
る。

第２図に示す半導体加速度センサにおいては。

加速度が加わったときにＳＬおもり２３が変位し、それ
によってＳｉ片持梁２２に歪を生ずる。このＳｉ片持梁
２２の表面にはピエゾ抵抗２５が形成されており、Ｓｉ
片持梁２２に歪を生ずるとピエゾ抵抗効果によってピエ
ゾ抵抗２５の抵抗値が変化する。この抵抗値の変化を検
出することによって、加速度を検出することができる。

また、上記のセンサチップの実装構造としては、第３図
（斜視図及びｘ−ｘ’断面図）に示すような構造が示さ
れている。これは、落下等の過大加速度による片持梁の
折れを防ぐための構造であり、Ｓｉ片持梁２２、Ｓｌお
もり２３を有するＳｉ基板２１を下部ストッパ２６、上
部ストッパ２７の２つのストッパで挾んだ構造となって
いる。

〔発明が解決しようとする問題点〕

しかしながら、上記のような構造の加速度センサにおい
ては、次のごとき問題がある。

まず第１に、上記の構造では、梁を形成してからストッ
パを形成するまでの間はおもりの変位を抑える機能が無
いので、チップの取り扱いに多大の注意を払う必要が生
じ、また、取り扱いが悪いと梁の破壊を招き、歩留まり
が低下するという問題がある。

第２に、ストッパ形成工程が複雑になり、コストが上昇
するという問題がある。すなわち、加速度センサを半導
体で形成する目的の一つは、バッチ処理によって１チッ
プ当りのコスト低減を図ることであり、ＩＣ！！２造で
明らかなように、ウェハ上に多数のチップを作り、同時
に処理することによって安定した品質でコストの安い製
品を生産できるのであるが、第３図のように梁形成後に
上下ストッパを接着して形成する構造ではコストが大幅
に１昇してしまう。

第３に、ストッパ形成の困難さの問題がある。

すなわち、第３図の構造では、梁の設計によってはスト
ッパとおもりの距離を数μｍ〜数十μｍの精度で制御せ
ねばならず、ストッパの形成及びチップとの接着に高い
精度が要求され、高度なストッパ製造技術、ストッパ接
着技術が必要となり、そのため、実装コストも高くなる
、という問題がある。

更に、前記のごとき加速度センサにおいては、他軸感度
を小さくするため、Ｓｌおもり２３の上面に金属等のお
もりを付加することがあるが、そのような金属おもりの
厚さには、どうしてもバラツキが生じるので、おもりと
ストッパとの距離（第３図のＳＬおもり２３の上面に形
成した金属おもりと−Ｆ部ストッパ２７どの間隔）を精
密に設定することが難しく、そのため高精度の効果が得
られるストッパを実現するのが困難になる、という問題
もある。

本発明は、上記のごとき従来技術の種々の問題を解決す
るためになされたものであり、センサチップ形成時、即
ちウェハプロセス中にストッパを形成することが出来、
性能が安定で均一であり、かつ、安価で量産に適した半
導体加速度センサを提供することを目的とする。

〔問題を解決するための手段〕

上記の目的を達成するため、本発明の半導体加速度セン
サにおいては、おもり部の支持部と対向する部分に設け
られた複数の第１の突起部と、支持部のおもり部と対向
する部分に上記第１突起部と一部分が垂直方向で重なる
位置に形成された複数の第２の突起部とを備え、かつ、
上記複数の第１および第２の突起部のうち、その一部の
ものは垂直方向で第１の突起部が上になり、その他のも
のは第２の突起部が上になって、相互に所定の空隙を介
して重なるように構成している。なお、上記の第１と第
２の突起部の上下関係は１例えば、一方が上で他方が下
の関係を交互に繰り返すように設定する。

また、本発明の製造方法においては、Ｓｉ基板表面上の
所定の位置に前記第１の突起部と第２の突起部との間の
空隙部分となる高濃度ｎ形拡散層を形成する工程と、上
記Ｓｉ基板表面上にＳｉ層を形成する工程と、少なくと
も上記高濃度ｎ形拡散層に接するように上記Ｓｉ層の所
定の位置に高濃度ｐ形拡散層を形成する工程と、上記Ｓ
ｉ基板の裏面の所定の位置にＳｉエツチング用マスクと
なる膜を形成した後、裏面からエレクトロケミカルエツ
チングを用いて、単数あるいは複数の梁部と該梁部の端
部に設けられた単一のおもり部と該梁部の他端に接続さ
れ該おもり部の外周をとり囲むように形成された支持部
とを形成する工程と、上記高濃度ｐ形拡散層を除去する
工程と、上記エレクトロケミカルエツチングによって露
出した上記高濃度ｎ形拡散層を電解エツチングによって
除去することによって上記第１の突起部と第２の突起部
の間に空隙を形成し、上記Ｓｉおもり部を上記支持部か
ら切り離す工程と、を備えるように構成している。

【作用〕

上記のように構成したことにより、本発明の半導体加速
度センサにおいては、過大な加速度が印加されて、おも
り部と支持部との相互位置の変位が大きくなった場合に
は、上記第１の突起部と第２の突起部とが当たってそれ
以上の変位をμ■止し。

かつ、第１の突起部と第２の突起部とは、一部のものは
第１の突起部が上に、他のものは第２の突起部が上にな
るように重なっているので、上下どちらの方向の加速度
が印加された場合でも、確実に過大な変位を阻止するこ
とが出来、梁部に損傷が生じないように有効に保護する
ことが出来る。

また、本発明の製造方法においては、ウニハブｏｔ’ス
中にストッパ（突起部）を形成することが出来るため、
歩留まりが向上し、さらに後にストッパを形成する必要
がないため実装コストを少なくすることが出来る。

また、Ｓｉ基板表面上の所定の位置に前記第１の突起部
と第２の突起部との間の空隙部分となる高濃度ｎ形拡散
層を形成し、後にそれを電解エツチングで除去すること
によって第１、第２突起部間の空隙を形成するように構
成しているので、空隙寸法を高精度で形成することが出
来、ストッパによる保護特性を均一にすることが出来る
。

また、上記の空隙部分となる高濃度ｎ形拡散層の形成は
、加速度センサの信号処理回路等における埋込ＷＩ（高
濃度ｎ形拡散層）の形成工程時に同時に行うことが出来
るので、製造工程を簡略化し。

コストを低減することが出来る。

【実施例〕

第１図は本発明の一実施例図であり、（ａ）は平面図、
（ｂ）は（ａ）のＡ−Ｂ−Ｃ断面図、（ｃ）は（ａ）の
Ａ−Ｂ’−Ｇ’断面図である。

まず、構造を説明すると、一端にＳＬおもり部１２を持
つＳｉ片持梁１３がＳｉ支持部１１に固定されており、
Ｓｉ片持梁Ｉ３の表面にはピエゾ抵抗Ｉ４が形成されて
いる。ここまでは前記第２図の従来例と同様である。

また、Ｓｉおちり部１２の周辺部及びＳｉ支持部１１の
Ｓｉおもり部１２側の所定の領域には、それぞれＳＬお
もり側に第１の突起部１５．Ｓｉ支持部側に第２の突起
部１６が次のように形成されている。すなわち、第１の
突起部１５と第２の突起部１６とは所定の空隙１７を介
して一部が重なり合うように形成されている。この重な
り方は、第１図（ｂ）のＡＢＣ断面に示すように第１の
突起部１５が第２の突起部１６の上になるような重なり
方と、第１図（Ｑ）のＡＢ’　Ｃ’断面に示すように第
２の突起部１６が第１の突起部１５の上になるような重
なり方とがあり、両方の重なり方を持つような構造とな
ってぃる。

なお、上記の第１と第２の突起部の上下関係は。

例えば、一方が上で他方が下の関係を交互に繰り返すよ
うに設定する。すなわち、成る個所で第１の突起部が上
であった場合は、その隣は第２の突起部が上になるよう
にするとよい。

次に作用を説明する。

第１図のセンサにおいては、Ｓｉ支持部１１、ＳＬおも
り部１２、Ｓｉ片持梁１３、第１の突起部１５、第２の
突起部１６がウェハプロセス中に形成される。

このセンサに加速度が印加されると、Ｓｉおもり部１２
は第１図のα１方向あるいはα２方向に変位する。そし
て過大な加速度が印加された場合は、変位が大きくなる
が、変位が所定値以上になると第１の突起部１５と第２
の突起部１６とが当ることによって変位が止められる。

例えば（ｂ）のＡＢＣ断面で見ると、α２方向の過大な
変位に対しては、第１の突起部１５が第２の突起部１６
で止められ、また（ｃ）のＡＢ’　Ｃ’断面で見ると、
α１方向の過大な変位に対しては、やはり第１の突起部
１５が第２の突起部１６で止められることになる。した
がって過大な加速度が印加された場合にも、Ｓｉ片持梁
１３に過大な応力が加わることがなく、Ｓｉ片持梁１３
の破損を防ぐことが出来る。

また、ウェハプロセス中にＳｉ片持梁折れ防止用のスト
ッパとなる突起部を形成することが出来るため、ストッ
パを精度良く形成出来ると共に、加速度センサ製造の歩
留りが向上し、さらにストッパを実装時に形成する必要
がないので実装コストが軽減する。

次に、第４図は本発明の第２の実施例図であり、両持梁
構造の加速度センサの平面図を示す。

この実施例は、Ｓｉおもり部１２の両端部に、Ｓｉ梁１
３１と１３２とを有する、いわゆる両持梁構造の加速度
センサに本発明を適用した場合を示すものである０本発
明はこのような複数の梁構造の場合にも前記第１図の場
合と同様に適用することが出来る。

次に、第５図に基づいて第１図に示した加速度センサの
製造方法を説明する。

まず、（ａ）において、＜１１１＞面のＰ形Ｓｉ基板４
１の主面上の所定の位置に、Ｐ＋などをイオン注入法等
によって高濃度に導入し、熱拡散させて高濃度ｎ形波散
Ｊｆ！Ｊ４２を形成する。

次に、（ｂ）において、エピタキシャル成長法により、
ｐ形Ｓｉ基板４１の主面上に、ｎ形を形成する不純物を
低濃度に導入したｎ形の上部Ｓｉ層４３を形成する。

次に、（ｃ）において、上部Ｓｉ層４３上で高濃度ｎ形
波散層４２に接するように、ｐ形を形成する不純物（例
えばＢ＋など）をイオン注入法によって高濃度に導入し
、熱拡散させてｐ形波散Ｈ１４４を形成する。

次に、（ｄ）において、加速度センサの梁となる所定の
位置に熱拡散法を用いてピエゾ抵抗１４を形成した後、
ｐ形Ｓｉ基板４１の裏面の所定の位置にＳｉエツチング
用マスクとなるＳｉｏ２、ＳｉＮ。

膜を形成する。次に、ｎ形の上部Ｓｉ層４３を陽極とし
てアルカリエツチング液を用いるエレクトロケミカルエ
ツチング法を用いて、Ｐ形Ｓｉ基板４１の所定領域と上
部Ｓｉ層４３中に形成されているｐ形波散層４４とをエ
ツチングする。なお、エレクトロケミカルエツチング法
については、特開昭６１−９７５７２号（半導体加速度
センサの製造方法）に詳細に記載されている。最後に高
濃度ｎ形波１１４２を５％ＨＦ　’＠、解エツチングを
用いてエツチングすると、第１の突起部１５と第２の突
起部１６が分離され、ストッパが形成される。また、こ
のウェハプロセスにより、Ｓｉ支持部１１．　Ｓｉおも
り部１２、Ｓｉ片持梁１３が同時に形成される。

なお、現在行われているバイポーラトランジスタの製造
方法においては、ｎ　ｐ　ｎ　トランジスタのコレクタ
抵抗を減少させるため、ｐ形Ｓｉ基板の所定位置に高濃
度ｎ形波散層、いわゆる埋込層を形成し、この埋込層の
形成後に、ｎ形エピタキシャル層を成長させ、この部分
に、トランジスタ回路を構成するエミッタ、ベース、コ
レクタ等の不純物拡散層を形成するようになっている。

したがって、前記本発明の製造方法における第５図（ａ
）に示した高濃度ｎ形波散層４２の形成を、加速度セン
サの信号処理回路等における上記の埋込層（高濃度ｎ形
拡散層）の形成工程時に同時に行うことが出来るので、
製造工程を簡略化し、コストを低減することが出来る。

上記のように、本発明は１本出願人が既に出願した特願
昭６２−３１８７５２号等に記載の加速度センサよりも
更に製造工程が少なく１歩留まりの向上とコスト低減が
可能なものである。

〔発明の効果〕

上記のように構成したことにより、本発明においては、
過大な加速度が印加されておもり部と支持部との相互位
置の変位が大きくなった場合には、突起部同志が当たっ
てそれ以上の変位を阻止するので、梁部に損傷が生じな
いように有効に保護することができる。

また、ウェハプロセス中にストッパとなる突起部を形成
することが出来るため、歩留まりが向上し、さらに後に
ストッパを形成する必要がないため実装コストを少なく
することが出来る。

さらに、突起部間の空隙の精度は、ウェハプロセス中に
形成する高濃度ｎ形波散［４２の厚みで決まるため、非
常に高精度に形成することが可能である。

したがって、本発明によれば、製造工程中及び実装工程
中における梁の破壊を防止し、かつ完成後には過大加速
度の印加、共振周波数付近の加振に対する梁破壊を防止
するストッパを、バッチ処理で、高精度、低シス１−で
実現することが出来る、という優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の半導体加速度センサの平面図および断
面図、第２図は従来の半導体加速度センサの一例の斜視
図および断面図、第３図は従来の半導体加速度センサの
実装例を示す斜視図および断面図、第４図は本発明の他
の実施例の平面図、第５図は本発明の製造方法を示す断
面図である。 〈符号の説明〉 １１・・・Ｓｉ支持部 １２・・・ＳＬおもり部 ３・・Ｓ１片持梁 ４・・・ピエゾ抵抗 ５・・・第１の突起部 ６・・第２の突起部 ７・・・突起部間の空隙 ３１．１３２・・・ＳＬ梁

Claims (2)

【特許請求の範囲】
1. １．加速度印加時に歪む単数若しくは複数の梁部と、該
   梁部の一端に接続して形成された単一のおもり部と、上
   記梁部の他端に接続され上記おもり部の外周を所定の間
   隔を開けて取り囲むように形成された支持部と、上記梁
   部に形成されたピエゾ抵抗部とが、半導体基板に形成さ
   れている半導体加速度センサにおいて、加速度検出方向
   すなわち上記梁部が歪む方向を垂直方向とした場合に、
   上記おもり部の上記支持部と対向する部分に設けられた
   複数の第１の突起部と、上記支持部の上記おもり部と対
   向する部分に上記第１突起部と一部分が垂直方向で重な
   る位置に形成された複数の第２の突起部とを備え、かつ
   、上記複数の第１および第２の突起部のうち、その一部
   のものは垂直方向で第１の突起部が上になり、その他の
   ものは第２の突起部が上になって、相互に所定の空隙を
   介して重なるように形成されたものであることを特徴と
   する半導体加速度センサ。
2. ２．Ｓｉ基板表面上の所定の位置に前記第１の突起部と
   第２の突起部との間の空隙部分となる高濃度ｎ形拡散層
   を形成する工程と、上記Ｓｉ基板表面上にＳｉ層を形成
   する工程と、少なくとも上記高濃度ｎ形拡散層に接する
   ように上記Ｓｉ層の所定の位置に高濃度ｐ形拡散層を形
   成する工程と、上記Ｓｉ基板の裏面の所定の位置にＳｉ
   エッチング用マスクとなる膜を形成した後、裏面からエ
   レクトロケミカルエッチングを用いて、単数あるいは複
   数の梁部と該梁部の端部に設けられた単一のおもり部と
   該梁部の他端に接続され該おもり部の外周をとり囲むよ
   うに形成された支持部とを形成する工程と、上記高濃度
   ｐ形拡散層を除去する工程と、上記エレクトロケミカル
   エッチングによって露出した上記高濃度ｎ形拡散層を電
   解エッチングによって除去することによって上記第１の
   突起部と第２の突起部の間に空隙を形成し、上記Ｓｉお
   もり部を上記支持部から切り離す工程と、を備えた半導
   体加速度センサの製造方法。