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JPH0264839A - チャネル装置 - Google Patents

チャネル装置

Info

Publication number
JPH0264839A
JPH0264839A JP63216812A JP21681288A JPH0264839A JP H0264839 A JPH0264839 A JP H0264839A JP 63216812 A JP63216812 A JP 63216812A JP 21681288 A JP21681288 A JP 21681288A JP H0264839 A JPH0264839 A JP H0264839A
Authority
JP
Japan
Prior art keywords
memory
buffer
memory read
identifier
read data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63216812A
Other languages
English (en)
Inventor
Junichi Kihara
淳一 木原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63216812A priority Critical patent/JPH0264839A/ja
Publication of JPH0264839A publication Critical patent/JPH0264839A/ja
Priority to US08/077,958 priority patent/US5432912A/en
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1621—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by maintaining request order

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野）７ この発明は、メモリリード時にメモリアドレスおよび要
求元を示すためのソース識別子を含むメモリリード要求
情報の転送とメモリリードデータおよび上記ソース識別
子に一致するデスティネーション識別子を含むレスポン
ス情報の転送とが分離して行われるスプリットバス制御
方式のシステムバスに接続されるチャネル装置に係り、
特にメモリリードの高速化方式に関する。
（従来の技術） 一般に磁気ディスク装置のような高速入出力装置を接続
するチャネル装置（入出力チャネル）では、主記憶装置
、入出力装置間のデータ転送はブロック単位で行われ、
メモリアドレスは昇順である。主記憶装置、チャネル装
置は、メモリリード時にメモリリード要求情報（メモリ
リード要求）の転送と、同情報の示す要求に対するレス
ポンス情報の転送（レスポンス）が分離された（即ち連
続しない）いわゆるスプリットバス制御方式のクロック
同期式システムバスにより相互接続される。
メモリリード要求情報は、メモリアドレスと要求元を示
すソース識別子（以下、ソースＩＤと称する）とを含む
。一方、レスポンス情報は、メモリリードデータとレス
ポンス先を示す上記ソースＩＤに一致するデスティネー
ション識別子（以下、デスティネーションＩＤと称する
）を含む。このデスティネーションＩＤには上記ソース
ＩＤが用いられるようになっており、ソースＩＤに一致
したデスティネーションＩＤを検出した装置（チャネル
装置）が、上記レスポンス情報（中のメモリリードデー
タ）を取込むことになる。なお、主記憶装置では、性能
向上のためにメモリインタリーブ方式が採用されるのが
一般的である。
さて、上記したチャネル装置には、従来からデータ転送
速度の向上が要求されている。このためには、チャネル
装置から主記憶装置へメモリリード要求を出した後、そ
の要求に対応するメモリリードデータが返ってくる前に
、次のメモリリード要求を出すことが考えられる。しか
し、主記憶装置内のメモリ制御装置は、ビジィ−（Ｂｕ
ｓｙ）状態でないメモリバンクへの要求を先に処理する
ことから、その時のメモリバンクの状況によっては、要
求を出した順番にメモリリードデータが返ってくる保証
はない。したがって、メモリ制御装置から返ってきたメ
モリリードデータを入出力装置への転送のために順にデ
ータバッファに格納した場合、その並びはメモリアドレ
スの昇順とならない。
（発明が解決しようとする課題） 上記したように従来のチャネル装置では、主記憶装置と
の間で高速データ転送を行おうとしてメモリリード要求
に対するレスポンスが返る前に後続の要求を連続的に発
行した場合、要求に対するメモリリードデータが要求の
発行順に返ってくる保証はないことから、返ってきたメ
モリリードデータを入出力装置への転送のために順にデ
ータバッファに格納したのではその並びはメモリアドレ
スの昇順とならない。このため、従来はメモリリード要
求を連続的に発行することができず、メモリリードの高
速化が計れないという問題があった。
したがってこの発明の解決すべき課題は、メモリリード
要求を連続的に発行した場合に、その要求順に返ってく
る保証のないメモリリードデータをメモリアドレスの昇
順に並べ換えることが簡単に行え、メモリリードの高速
化が計れるようにすることである。
［発明の構成］ （課題を解決するための手段） この発明は、主記憶装置へのメモリリードに際して主記
憶装置のメモリ制御装置に転送するメモリリード要求情
報のソースＩＤとして、自装置（チャネル装置）に固有
の装置ＩＤ並びに装置内ＩＤ（メモリアドレスの下位ｎ
ビット）の連結情報を用い、この連結情報（ソースＩＤ
）に一致するデスティネーションＩＤがメモリリードデ
ータと共に返された場合に、このメモリリードデータお
よびデスティネーションＩＤ中の装置内ＩＤを含む情報
を、外部入出力装置へのデータ転送等に供されるデータ
バッファ（第２バッファ）とは別に設けられたバッファ
（第１バッファ）に順に格納し、この第１バッファに格
納されたメモリリードデータおよび装置内ＩＤを含む情
報を同バッファから順に取出し、この取出した情報中の
装置内ＩＤを第２バッファの下位アドレスとして、この
装置内ＩＤと対を成すメモリリードデータを第２バッフ
ァに格納するようにしたことを特徴とする。
（作用） 上記の構成によれば、チャネル装置から連続的にメモリ
リード要求が出された場合に、その要求順とは必ずしも
一致しないでメモリ制御装置から返ってくるレスポンス
情報中のメモリリードデータおよび装置内ＩＤは、第１
バッファに順に格納される。この第１バッファに格納さ
れた情報は順に取出される。第１バッファから取出され
た情報中の装置内ＩＤは、同ＩＤと対を成すメモリリー
ドデータの主記憶装置内格納アドレス（メモリアドレス
）の下位ｎビットに一致しており、この装置内ＩＤを第
２バッファの下位アドレスとして、対応するメモリリー
ドデータを第２バッファに格納することにより、第２バ
ッファに格納されるメモリリードデータの並びはメモリ
アドレスの昇順となる。
（実施例） 第１図はこの発明のチャネル装置の第１実施例を示すブ
ロック構成図である。同図において、ｌＯはチャネル装
置である。チャネル装置ｌＯはスプリットバス制御方式
のタロツク同期式システムバス（ＤＭＡバス）３０によ
って図示せぬ主記憶装置、ＣＰＵ等と接続されている。
システムバス３０は、メモリアドレスの転送に供される
アドレス線３１゜データ転送に供されるデータ線３２、
ソースＩＤ（ＳＩＤ）の転送に供されるソースＩＤ線（
以下、ＳＩＤ線と称する）、およびデスティネーション
ＩＤ（ＤＩＤ）の転送に供されるデスティネーションＩ
Ｄ線（以下、ＤＩＤ線と称する）を含んでいる。ＳＩＤ
およびＤＩＤは同一構造であり、例えば４ビツトの装置
ＩＤと３ビツトの装置内ＩＤから成る。ここでは装置内
ＩＤが下位に位置する。
チャネル装置ＩＯにおいて、ｌｌはＤＭＡ（ダイレクト
・メモリ・アクセス）転送（ブロック転送）に必要なメ
モリアドレス等を管理するためのＤＭＡコントローラ（
゛以下、ＤＭＡＣと称する）、１２は主記憶装置をアク
セスするのに必要なメモリアドレスをカウントするため
のメモリアドレスカウンタ（以下、ＭＡＣと称する）、
１３はブロック転送のワード数をカウントするためのメ
モリワードカウンタ（以下、ＭＷＣと称する）である。
ＭＡＣ１２お、Ｊｌ、びＭＷ　Ｃｌ：Ｈ，ｔ　Ｄ　Ｍ　
Ａ　ＣＩＮ、：設ｊｔ　ラれる。１４はＭＡＣ１２の内
容がセットされるアドレスレジスタ（以下、ＭＡＲと称
する）、Ｉ５はＭＡＲ１４の内容（メモリアドレス）を
アドレス線３１に送出するためのドライバ（Ｄ）　、１
Ｂはチャネル装置１０に固有の装置ＩＤ（４ビツト）の
下位にＭＡＲ１４の内容の例えば下位３ビツトが連結さ
れり情報ｔ−Ｓ　Ｉ　Ｄ　（ソースＩ　Ｄ）　トしてｓ
ＩＤＩＤ線心３出するためのドライバ（Ｄ）である。
Ｉ７はデータ線３２上のデータを取込むためのレシーバ
、１８はＤＩＤＩＤ線上４上ＩＤ　（デスティネーショ
ンＩＤ）を取込むためのレシーバ、１９ハレシ−バ１８
によって取込まれたＤＩＤ中の装置ＩＤと、チャネル装
置１０（自装置）に固有の装置ＩＤとを比較する比較器
（以下、ＣＭＰと称する）である。
２０はドライバ１６によって取込まれたデータ（ここで
はメモリリードデータ）とレシーバ１８によって取込ま
れたＤＩＤ中の装置内ＩＤとの対を順に格納するための
例えば４ワードの容量のバッファ（以下、ＲＤ／Ｄ　Ｉ
　Ｄバッファと称する）、２１はＲＤ／Ｄ　Ｉ　Ｄバッ
ファ２０のアドレスを指定するための例えば２ビツトの
バッファアドレスカウンタ（以下、ＢＡＣと称する）、
２２はＲＤ／ＤＩＤバッファ２０に対するリード／ライ
ト制御およびＢ　Ａ　Ｃ２１のカウントアツプ制御を行
うバッファ制御回路である。
２３はＲＤ／Ｄ　Ｉ　Ｄバッファ２０からの読出しワー
ドのうちのメモリリードデータを格納するためのデータ
バッファ、２４はデータバッファ２３から読出されるデ
ータを保持するためのレジスタ、２５はレジスタ２４の
内容を図示せぬ入出力装置側へ送出するためのドライバ
である。２６はＭＡＣ１２の示すメモリアドレスの下位
３ビツトを除く残りアドレスの下位Ｎビットを、同メモ
リアドレスの下位２ビツト　（このビット数は−Ｂ　Ａ
　Ｃ２１のビット数に一致）がいずれも“１”の場合に
ラッチするためのアドレスラッチ（以下、ＡＬと称する
）、２７はデータバッファ２３のアドレスを保持するた
めのバッファアドレスラッチ（以下、ＢＡＬと称する）
である。
このＢ　Ａ　Ｌ　２７の下位にはＲＤ／ＤＩＤバッファ
２０からのＤＩＤがラッチされ、上位にはＡＬ２Ｂの内
容がラッチされる。２８はデータバッファ２３に対する
リード／ライト制御、データバッファ２３のＦＵＬＬ／
ＥＭＰＴＹ　（満杯／空状態）の検出等を行うバッファ
制御回路、２９はＭＷＣ１３の値が０になり、その旨を
示すＤＭＡＣＩＩからの信号ＤＯＮＥが１”となるまで
ブロック転送の制御を行うブロック転送制御回路である
。
次に、第１図の構成の動作をメモリリードを例に説明す
る。
まず、主記憶装置と磁気ディスク装置などの入出力装置
との間のブロック転送の開始に際しては、チャネル装置
１０内のマイクロプロセッサ（図示せず）によって、Ｄ
ＭＡＣＩＩ内のＭＡＣ１２にブロック転送の主記憶装置
内開始アドレス（ここではメモリリードアドレス）が設
定され、ＭＷＣ１３にワードカウント値が設定される。
次に、マイクロプロセッサからブロック転送制御回路２
９に転送開始指令が出される。ブロック転送制御回路２
９はこの転送開始指令を受取ると、Ｂ　Ａ　Ｃ２１のカ
ウント値が０であり、したがってＲＤ／ＤＩＤバッファ
２０がＥＭＰＴＹであれば、ＤＭＡＣＩＩ内のＭＡＣ１
２の示すメモリアドレスをＭ　Ａ　Ｒ１４、ドライバ１
５を介してシステムバス３０のアドレス線３１に送出す
る。
同時にブロック転送制御回路２９は、チャネル装置ＩＯ
に固有の４ビツト装置ＩＤおよび装置内ＩＤ（ＭＡＲＬ
４から出力されるメモリアドレスの下位３ビツト）から
成る７ビツト５ＩＤ（ソースＩＤ）をドライバ１６を介
してシステムバス３０のＳＩＤ線３３に送出する。
以上のメモリアドレス（メモリリードアドレス）および
ＳＩＤを含むメモリリード要求情報の送出は、ＭＡＣ１
２を連続的にインクリメント（シ、且つＭＷＣ１３を連
続的にデクリメント）しながら、ＭＡＣ１２の示すメモ
リアドレスの下位２ビツトが“１１”となるメモリリー
ドまで（ＲＤ／Ｄ　Ｉ　Ｄバッファ２０の容量が４ワー
ドの場合）連続的に行われる。したがって、上記要求の
連続送出の開始アドレスの下位２ビツトが“００”の場
合には、この連続送出回数は（ＲＤ／Ｄ　Ｉ　Ｄバッフ
ァ２０のワード数に一致する）４となる。ＭＡＣ１２の
示すメモリアドレス（メモリリードアドレス）の下位２
ビツトが“１１”となると、同アドレスの下位３ビツト
を除く残りアドレスのうちの下位ＮビットがＡＬ２Ｂに
ラッチされる。このＮの値は、データバッファ２３の容
量に応じて適宜設定すればよく、データバッファ２３の
容量が２ｒＬワードであればロー３とすることが好まし
い。
主記憶装置のメモリ制御装置（図示せず）は、チャネル
装置ｌＯからシステムバス３０に送出さレタメモリリー
ド要求情報を取込み、要求されたメモリリードアクセス
が完了すると、そのメモリリードデータをデータ線３２
に送出し、同時にチャネル装置１０からのメモリリード
要求情報中のＳＩＤをそのままメモリリードデータの送
り先を示すＤＩＤ（デスティネーションＩＤ）としてＤ
ＩＤ線３４に送出する。
データ線３２上のメモリリードデータはレシーバ１７に
よってチャネル装置１０内に取込まれ、ＲＤ／ＤＩＤバ
ッファ２０に供給される。またＤＩＤＩＤ線上４上ＩＤ
はレシーバ１８によってレシーバ１８内に取込まれ、そ
の下位３ビツトである装置内ＩＤ（即ち、対応するメモ
リリードデータの主記憶内格納アドレスの下位３ビツト
）はＲＤ／Ｄ　Ｉ　Ｄバッファ２０に供給され、上位４
ビツトである装置ＩＤはＣＭ　Ｐ　１９に供給される。
ＣＭ　Ｐ　１９は、この装置ＩＤとチャネル装置ｌＯ自
身の装置！Ｄとを比較し、一致している場合にはその旨
をバッファ制御回路２２に通知する。これによりバッフ
ァ制御回路２２は、ＲＤ／Ｄ　Ｉ　Ｄバッファ２０の書
込み動作を許可し、ＲＤ／ＤＩＤバッファ２０に供給さ
れているメモリリードデータおよび装置内ＩＤの対をＢ
　Ａ　Ｃ２１の指定するＲＤ／Ｄ　Ｉ　Ｄバッファ２０
のワード位置（最初は０番地）に格納する。そしてバッ
ファ制御回路２２はＢ　Ａ　Ｃ２１を１インクリメント
する。
したがって、チャネル装置１０からのメモリリード要求
情報の送出が連続的に行われ、各要求情報に対応するメ
モリリードデータおよびＤＩＤ　（を含むレスポンス情
報）がチャネル装置１０に返されると（この返送順序は
メモリリード要求順に必ずしも一致しない）、この返さ
れたメモリリードデータおよびＤＩＤ中の装置内ＩＤの
対がその返送順にＲＤ／ＤＩＤバッファ２０に格納され
ることは明らかである。
さて、ＲＤ／ＤＩＤバッファ２０にメモリリード要求情
報の連続送出回数分のデータ（メモリリードデータおよ
び装置内ＩＤの対）が格納されると、同バッファ２０内
のメモリリードデータをデータバッファ２３に移動する
ための動作が次のように行われる。即ち、まずＲＤ／Ｄ
　ＩＤバッファ２０に格納されたメモリリードデータお
よび装置内ＩＤの対が、先頭ワード位置から順に取出さ
れる。ＲＤ／ＤＩＤバッファ２０から取出されたデータ
のうち、メモリリードデータはデータバッファ２３に供
給され、装置内ＩＤはＢ　Ａ　Ｌ　２７に供給される。
ＢＡＬ２７に供給された装置内ＩＤはＡＬ２Ｂにラッチ
されているＮビットアドレスと共にＢ　Ａ　Ｌ　２７に
ラッチされる。そして、Ｂ　Ａ　Ｌ　２７にラッチされ
たＮビットアドレスおよび装置内ＩＤの連結情報で示さ
れるデータバッファ２３のワード位置に、この装置内Ｉ
Ｄと対を成すＲＤ／Ｄ　Ｉ　Ｄバッファ２０からのメモ
リリードデータがバッファ制御回路２Ｂの制御によって
格納される。この動作は、ＲＤ／ＤＩＤバッファ２０が
ＥＭＰＴＹ状態となるまで繰返される。
明らかなように、装置内ＩＤは、対応するメモリリード
データのメモリアドレスの下位３ビツトの内容に一致す
る。したがって、この装置内ＩＤをデータバッファ２３
のワード位置を示すアドレスの下位３ビツトとして用い
ることにより、メモリ制御装置から返されるメモリリー
ドデータの順番がチャネル装置ＩＯからの要求順（メモ
リアドレスの昇順）でなくても、上記メモリリードデー
タの並びをデータバッファ２３においてメモリアドレス
の昇順に並べ換えること−ができる。
ＲＤ／Ｄ　Ｉ　Ｄバッファ２０からデータバッファ２３
へのデータ移動が連続的に行われてＲＤ／Ｄ　Ｉ　Ｄバ
ッファ２０がＥＭＰＴＹ状態となると、ブロック転送制
御回路２９はメモリリード要求情報の送出を再開する。
第２図はこの発明のチャネル装置の第２実施例を示すブ
ロック構成図である。なお、第１図と同一部分には同一
符号を付して詳細な説明を省略する。この第２図の構成
は、第１図の構成を更に改良したものである。即ち第１
図の構成では、従来に比べてメモリリード要求を連続的
に発行できるものの、ＲＤ／ＤＩＤバッファ２０がＦＵ
ＬＬとなった場合には、同バッファ２０の内容をデータ
バッファ２３に移した後でないと後続の要求を発行する
ことができず、ＲＤ／ＤＩＤバッファ２０カＥＭＰＴＹ
となるまで待ち状態となる。そこで第２図の構成は、以
下に述べるように、このような待ちの発生を極力防止す
るようにしたものである。
第２図の構成において、４０はチャネル装置である。チ
ャネル装置４０が第１図のチャネル装置１０と特に異な
る点は、第１図のＲＤ／ＤＩＤバ・ンファ２０およびＢ
　Ａ　Ｃ２１に代えて、これと同一構造の例えばＲＤ／
ＤＩＤバッファ５０−０．５０−１およびＢＡＣ（バッ
ファアドレスカウンタ’）　５１−０．５１−１の対を
有していることである。この新たな構成に対応して、第
１図のバッファ制御回路２２に代えて、ＲＤ／Ｄ　Ｉ　
Ｄバッファ５０−０．５０−１　（およびＢ　Ａ　Ｃ５
１−０，５ｌ−１）を制御するバッファ制御回路５２が
、第１図のＡＬ２［ｉに代えて１対のＡＬ（アドレスラ
ッチ）　５Ｂ−０，５８−１が、そして第１図のブロッ
ク転送制御回路２９に代えてブロック転送制御回路５９
が設けられる。
次に、第２図の構成の動作を説明する。
ブロック転送制御回路５９は、図示せぬマイクロプロセ
ッサから転送開始指令を受取ると、ＲＤ／ＤＩＤバッフ
ァ５０−０．５０−１がＥＭＰＴＹであれば、ＤＭＡＣ
ＩＩ内のＭＡＣ１２の示すメモリアドレスをＭ　Ａ　Ｒ
１４、ドライバ１５を介してアドレス線３１に送出する
。同時にブロック転送制御回路２９は、チャネル装置４
０の装６置ＩＤおよび装置内ＩＤ（ＭＡＲ１４から出力
されるメモリアドレスの下位３ビツト）から成るＳＩＤ
をドライバ１６を介してＳＩＤ線３３に送出する。
以上のメモリアドレス（メモリリードアドレス）および
ＳＩＤを含むメモリリード要求情報の送出は、ＭＡＣ１
２を連続的にインクリメント（し、且つＭＷＣ１３を連
続的にデクリメント）しながら、ＭＡＣ１２の示すメモ
リアドレスの下位３ビツトが“１１１”となるメモリリ
ードまで（ＲＤ／ＤＩＤバッファ５Ｏ−（１，５０−１
の容量の総ワード数が８の場合）連続的に行われる。し
たがって、上記要求の連続送出の開始アドレスの下位３
ビツトが“０００″の場合には、この連続送出回数は８
となる。ＭＡＣ１２の示すメモリアドレス（メモリリー
ドアドレス）の下位２ビツトが“１１″となると、同ア
ドレスの下位３ビツトを除く残りアドレスのうちの下位
ＮビットがＡ　Ｌ　５６−０または５６−１のいずれか
一方、例えばＡ　Ｌ　５Ｂ−０にラッチされる。
さて、チャネル装置４０からのメモリリード要求情報に
応じて主記憶装置のメモリ制御装置（図示せず）から返
されるメモリリードデータ、ＤＩＤは、それぞれレシー
バ１７．１８によってチャネル装置４０内に取込まれる
。チャネル装置４０に取込まれたＤＩＤ中の装置ＩＤは
ＣＭ　Ｐ　１９によってチャネル装置４０の装置ＩＤと
比較される。ＣＭ　Ｐ　１９の比較結果は、上記ＤＩＤ
中の装置内ＩＤの最上位ビットと共にバッファ制御回路
５２に供給される。バッファ制御回路５２は、ＣＭ　Ｐ
　１９によって一致が検出されると、上記最上位ビット
に応じて、ＲＤ／ＤＩＤバッファ５０−０または５０−
１の書込み動作を許可し、（レシーバ１７によって取込
まれた）メモリリードデータおよび（レシーバ１８によ
って取込まれたＤＩＤ中の）装置内ＩＤの対をＢ　Ａ　
Ｃ５１−０または５１−１の指定するＲＤ／Ｄ　Ｉ　Ｄ
バッファ５０−０または５０−■に格納する。ここでは
、上記最上位ビットが′０“であればＲＤ／ＤＩＤバッ
ファ５０−０への格納動作が行われるものとする。
さて、第２図の構成では、（ＭＷＣ１３の内容が０とな
ってブロック転送が終了しない限り）メモリリードアド
レスの下位、３ビツトが“１１１”のメモリリード要求
情報の送出が行われるまでは、メモリリード要求情報送
出が継続される。この場合、ＭＡＣ１２の示すメモリア
ドレスの下位２ビツトが再び“１１”となると、同アド
レスの下位３ビツトを除く残りアドレスのうちの下位Ｎ
ビットが今度はＡ　Ｌ　５６−１にラッチされる。即ち
第２図の構成では、ＭＡＣ１２の示すメモリアドレスの
下位２ビツトが“１１”となる毎に、ＡＬ５Ｂ−０およ
び５Ｂ−１のラッチ動作が交互に行われる。
バッファ制御回路５２は、メモリ制御装置から返される
レスポンス情報に含まれているＤＩＤ中の装置内ＩＤの
最上位ビットを監視しており、同ビットの状態が変化す
ると、上記レスポンス情報に含まれているメモリリード
データおよび装置内ＩＤの対の格納先ＲＤ／Ｄ　Ｉ　Ｄ
バッファを切替える。即ちバッファ制御回路５２は、上
記最上位ビットが例えば“０”の場合にはＲＤ／Ｄ　Ｉ
　Ｄバッファ５０−０の書込み動作を許可し、上記最上
位ビットが“１“の場合にはＲＤ／Ｄ　Ｉ　Ｄバッファ
５０−■の書込み動作を許可する。
やがて、ＲＤ／ＤＩＤバッファ５０−０または５０−１
にリードデータおよび装置内ＩＤの対が４つ格納されて
、同バッファがＦＵＬＬとなると（メモリリード要求情
報の連続送出の開始アドレスの下位２ビツトが“ＯＯ”
の場合）、同バッファからデータバッファ２３へのデー
タ移動が、第１図のＲＤ／ＤＩＤバッファ２０からデー
タバッファ２３へのデータ移動と同様に行われる。この
データ移動の際のデータバッファ２３内ワード位置を示
すアドレスの上位Ｎビットには、ＲＤ／ＤＩＤバッファ
５０−０からのデータ移動であればＡ　Ｌ　５Ｂ−０の
内容が用いられ、ＲＤ／ＤＩＤバッファ５０−１からの
データ移動であればＡ　Ｌ　５Ｇ−１の内容が用いられ
る。また、データバッファ２３内ワード位置を示すアド
レスの下位３ビツトには、ＲＤ／Ｄ　Ｉ　Ｄバッファ５
０−０または５０−１からの装置内ＩＤ（即ち対応する
メモリリードデータのメモリアドレスの下位３ビツトの
内容）が用いられる。
上記したように第２図の構成によれば、２つのＲＤ／Ｄ
　Ｉ　Ｄバッファ・５０−０．５０−１を用意すること
により、メモリリード要求情報の連続送出回数を、主記
憶装置（内のメモリ制御装置）からの応答が著しく遅い
システムでも少なくとも８（ブロック転送開始時および
終了時を除く）とすることができる。しかも、メモリ制
御装置から返されるメモリリードデータの順番がチャネ
ル装置４０からの要求順でなくても、上記メモリリード
データの並びをデータバッファ２３においてメモリアド
レスの昇順に並べ換えることができる。
なお、第２図の構成では２つのＲＤ／Ｄ　Ｉ　Ｄバッフ
ァを設けた場合について説明したが、更に多くのＲＤ／
ＤＩＤバッファを設けることにより、主記憶装置（内の
メモリ制御装置）からの応答が著しく遅いシステムにお
けるメモリリード情報の連続送出回数を一層増やすこと
ができる。この場合、例えばＲＤ／Ｄ　Ｉ　Ｄバッファ
５０−０と同一構造のバッファを４つ用意するものとす
ると、メモリアドレスの下位４ビツトを装置内ＩＤとし
て用い、その上位２ビツトに応じて書込み先ＲＤ／Ｄ　
Ｉ　Ｄバッファを切替えればよい。
［発明の効果］ 以上詳述したようにこの発明によれば、メモリリード要
求を連続的に発行した場合に、その要求順に返ってくる
保証のないメモリリードデータをメモリアドレスの昇順
に並べ換えることが簡単に行えるので、チャネル装置に
おけるメモリリードの高速化を計ることができる。
【図面の簡単な説明】
第１図はこの発明の第１実施例を示すブロック構成図、
第２図は同じく第２実施例を示すブロック構成図である
。 １０、４０・・・チャネル装置、１２・・・メモリアド
レスカウンタ（ＭＡＣ）　　１９・・・比較器（ＣＭＰ
）　、２０゜５０−０．５０−１・・・ＲＤ／ＤＩＤバ
ッファ（第１バッファ）　、２１．５１−０．５１−１
・・・バッファアドレスカウンタ（ＢＡＣ）　、２２．
２ｇ、　５２．５８・・・バッファ制御回路、２３・・
・データバッファ（第２バッファ）２７・・・バッファ
アドレスラッチ（Ｂ　Ａ　Ｌ　）　　２９゜５９・・・
ブロック転送制御回路、３０・・・システムバス、３１
・・・アドレス線、３２・−・データ線、３３・・・５
ＩＤ（ソースＩＤ）線、３４・・・ＤＩＤ（デスティネ
ーションＩＤ）線。

Claims (2)

    【特許請求の範囲】
  1. （１）メモリリード時にメモリアドレスおよび要求元を
    示すためのソース識別子を含むメモリリード要求情報の
    転送とメモリリードデータおよび上記ソース識別子に一
    致するデスティネーション識別子を含むレスポンス情報
    の転送とが分離して行われるスプリットバス制御方式の
    システムバスに接続されるチャネル装置において、 メモリリードに際し、メモリアドレス、および上記チャ
    ネル装置に固有の装置識別子並びに同メモリアドレスの
    下位ｎビットである装置内識別子から成るソース識別子
    を含むメモリリード要求情報を上記システムバスに送出
    する送出手段と、この送出手段から送出された上記メモ
    リリード要求情報に応じ、メモリ制御装置から返される
    メモリリードデータおよび上記ソース識別子に一致する
    デスティネーション識別子中の上記装置内識別子を含む
    情報を順に格納するための第１バッファと、この第１バ
    ッファに格納された上記メモリリードデータを外部入出
    力装置への連続転送のために一時格納するのに供される
    第２バッファと、上記第１バッファに格納された上記メ
    モリリードデータおよび装置内識別子を含む情報を順に
    取出し、同情報中の上記メモリ識別子を上記第２バッフ
    ァの下位アドレスとして、同情報中の上記リードデータ
    を上記第２バッファに格納する手段とを具備することを
    特徴とするチャネル装置。
  2. （２）メモリリード時にメモリアドレスおよび要求元を
    示すためのソース識別子を含むメモリリード要求情報の
    転送とメモリリードデータおよび上記ソース識別子に一
    致するデスティネーション識別子を含むレスポンス情報
    の転送とが分離して行われるスプリットバス制御方式の
    システムバスに接続されるチャネル装置において、 メモリリードに際し、メモリアドレス、および上記チャ
    ネル装置に固有の装置識別子並びに同メモリアドレスの
    下位ｎビットである装置内識別子から成るソース識別子
    を含むメモリリード要求情報を上記システムバスに送出
    する送出手段と、この送出手段から送出された上記メモ
    リリード要求情報に応じ、メモリ制御装置から返される
    メモリリードデータおよび上記ソース識別子に一致する
    デスティネーション識別子中の上記装置内識別子を含む
    情報を順に格納するための複数の第１バッファと、この
    複数の第１バッファを上記装置内識別子の上位フィール
    ドに応じて切替える切替え制御手段と、上記第１バッフ
    ァに格納された上記メモリリードデータを外部入出力装
    置への連続転送のために一時格納するのに供される第２
    バッファと、上記第１バッファに格納された上記メモリ
    リードデータおよび装置内識別子を含む情報を順に取出
    し、同情報中の上記メモリ識別子を上記第２バッファの
    下位アドレスとして、同情報中の上記リードデータを上
    記第２バッファに格納する手段とを具備することを特徴
    とするチャネル装置。
JP63216812A 1988-08-31 1988-08-31 チャネル装置 Pending JPH0264839A (ja)

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