JPS5854478A - 主記憶制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は主配憶制御方法に関する。

いわゆるノ４イゾライン処理方式をペースにした高速且
つ大容量の計算機システムは、一般的な中央処理装置（
ＣＰｆｆ）、チャネルノロセッサ（ＣＨＰ　）の他に新
規にベクトルプロセッサ（ｖｐ）を含んでなる。

さ叫１これらとデータのやシとシ（ストア、ロード）を
する主記憶装置（Ｍ８）ならひにそのやシとシの仲立ち
をする主記憶制御装置（ＭＣＵ）がその計算機システム
内に含まれている。ところで、このようなベクトルプロ
セッサを含む計算機システムにおいては、核ベクトルプ
ロセッサが大ｌのデータを高速処理することから、主記
憶制御装置を該ベクトルプロセッサが連続的に占有する
チャンスが多くなる。もし、このような占有期間中に、
ベクトルプロセッサ以外の中央処理装置、チャネルプロ
セッサ勢が主記憶装置に割込み要求をしたトスると、ベ
クトルプロセッサの連続処珈は阻害される。そうすると
、ベクトルプロセッサを導入しているにしては、システ
ム演算速度が上からないという結果になる。このために
、なるぺ〈ベクトルプロセッサが優先的に主記憶装置を
占有できるようにｊるための工夫が提案されている。本
発明吃この種の一提案をすることを意図している。′従
って本発明の目的は、なるべく燦い時間で主記憶装置の
占有を完了できる主記憶制御方法を提案することである
。

上記目的に従い本発明は、特に主記憶装置に対するスト
ア命令に関し、主記憶制御装置に受岐付けられた連続す
る先行ストアデータと後行ストアデータとの間で両者の
アドレスが一致していることを検出したとき、前記後行
ストアデータをもりて前記先行データの上にデータの上
＊ｈを行ない両データを組合せて１つのストアデータに
一集した彼、これを前記主記憶装置に１回のアク竜スで
ストアするようにしたことを％黴とする本のである。

以下回向に従って本発明を説明する。

第１図は本発明が適用される一般的な計ｘＩｋシステム
の一構成例を示すブロック図である。本図において、１
０は計３Ｉ機システム、１１は主記憶装置ＭＳ　（Ｍａ
ｉｎ　８ｔｏｒａｇｓ　）であり、主記憶制御装置ＭＣ
Ｕ（Ｍａｉｎ　ｓｔｏｒａｇ＠Ｃｏｎｔｒｏｌ　Ｕ！ｌ
ｉｔ　）　１２を仲立ちとして、ベクトルプロセッサＶ
Ｐ（Ｖ＠ａｔｏｒＰｒｏｃｅｓｓｏｒ　）　１３、中央
処理装置ｉ　ＣＰＵ　（Ｃ＠ｎｔｒａｌＰｒｏｅｅｓｓ
ｌｎｇ　Ｕｎｉｔ　）　１４、チャネルプロセッサＣＨ
Ｐ　（Ｃｈａｎｎ＠ｌ　Ｐｒｏａｓｓｉｏｒ　）　１５
等の処理装置とデータのやシとシ（ストア、ロード）を
行なう。

ここに′ＭＳｌｌに対する参照幅はロード／ストア共に
８バイトであるのが普通であり従りてライン１６は８バ
イト輪である。ｔのため、ＣＰＵ１４とＭＣＵ　１２の
間のライン１７もそのｇ　Ｉｌイト幅に合わせている。

然しながら、ＣＰＵ１４からのストアリクエストデータ
は全てが８バイト幅ではなく、プログラムによっては、
４パイトノ母−シャルストアデータを用いるととも多い
。つまシ８車線のデータハイウェイ（１７）は常に８車
線満杯で使用されると＃ｉ限らず、４車線で使用される
ことも多い。

以上はライン１６．１７に関する説明である。

次ＫＭＣＵ１２にツイテみると、これは、ＣＰＵ１４勢
からの主配憶参照要求を受は付けて、これらの優先順位
、ＭＳｌｌのビジー状態勢を判断してＭａｌｌの参照を
行なわせる。特に本発明との関連で重要なのは、前記主
記憶参照要求の受は付けにおいて、いわゆるメモリビジ
ーでストア参照を待九される場合に対処すべくストアア
ドレスおよびストアデータのキー−（ＱＵＥＵＥ　：待
ち行列）を内蔵している。従って、ＭＳｌｌに対するス
トアリクエストはこのキエーから送出されることになる
。ここでストアについてのみ言及しているのは、彼達す
る如く、ストアリクエストの場合において本発明が特に
有力になるからであシ、ロードの場合に本発明が効果的
になる機会は殆んどない。これは、ロードの場合、ＣＰ
Ｕ１４に内蔵のバクファストレージにロードデータが一
旦パクファされるという緩衝効果が内在するのに対し、
ストアの場合は、いわゆるストアスルー（５Ｌｏｒ＠Ｔ
ｈｒｏｕｇｈ　）方式ヲベースにしているので、そのよ
う表緩価効来が期待され表いからである。又、上記説明
ではＣＰＵ　１４についてのみ論じており、ＣＨＰ　１
５にりいては余シ触れていないのは、ＣＨＰ　１５は図
示しない低速の！１０装置群とのデータのやりとシをす
るのが主たる役目であることが第一の理由であシ、更に
ＭＣＵ１２内に同じく図示しないところのいわゆるチャ
ネルバッファメモリを内蔵しているのが１Ｆ！２の理由
である。すなわち、チャネルバッファメモリを内蔵する
ことＫより、ＣＨＰ　ｌ　５のＭｓｌｌに対するロード
リクエスト、ストアリクエストのスループットを向上さ
せると共に１その緩衝効果によシ、ＣＨＰ　１５とＭａ
ｌｌとのデータ交換の＃ｊ度を渉らし、ｖｐｉａによる
Ｍａｌｌとの高速且つ大量のデータ交伊の邪魔をしない
ようにしているので〈本発明をＣＨＰ　１５に対してま
で適用すゐ程のメリットはないからである。

本発明を適用することによるメリットは、既述のとおり
、ＶＰ　１　：ｌｆＭｌｉｉ　１１と高速且つ大量のデ
ータ交換を行なっている最中は、そのＶＰによるデータ
交換をなるぺ〈景失し、針Ｓ＊システム全体の処理効率
を向上することＫｉｂる。この場合、Ｃ）ＩＰ　１５に
ついてみると前述のとおシ、１１１１１効果が十分に内
在しているから、ＶＰ１３のＭａｉｌに対する処理中に
割込んでまで必要な処理を行なうという要求は少ない、
とζろがＣＰＵ　１４についてみると、前記緩衝効果は
十分でない上、ストアスル一方式が採られているから、
ＶＰ１３のＭａｉｌに対する処理中に割込んでもなおか
つ必要な処理をしたいという要求はしばしに生ずる。そ
こで本発明は、ＣＰＵ　１４による、特にストアリクエ
ストに関し、やむな（ＶＰ１３の処理に割込む必要が生
じても、その割込み時間をなるべく短くして、ＶＰ１３
になるぺ〈長い時間Ｍ８１１の占有を明は渡す仁とがで
きるようＫする。又、Ｍａｉｌの占有が他の装置と競合
しないときでも、ＣＰＵ１４によるストアリクエスト処
理の時間をなるぺ〈節約し、他の装置にも十分な利用時
間が与えられるようＫする。このよう表本発明によるメ
リットを実現するため、本発明では前述した事実に着目
する。この事実とは、ライン１６および１７が共に８バ
イト−もあシながら、常に８バイト相当のストアデータ
が走るとは限らなにことである。これは、プログラムの
組み方に起因してそう攻ることもあるし、又、アーキテ
クチャの異なる他のＣＰＵがＭａｉｌを利用するときも
、ストアデータが８バイト未満となることかある。そこ
で、このようなバイト数の少ないデータのやシとヤがあ
っても常に１回のメモリアクセスを成立させたのではＭ
ａｉｌとＭＣＵ　１２間の処理効率が低下してしまうと
いう事実を考慮し、８バイトに満たないストアデータは
、最大の８バイトデータになるように組み立て画してか
ら、Ｍａｉｌへのアクセスを行なうというのが本発明の
基本的な塙え方である。

ただし、８バイトに満たないストアデータが全て一体に
８バイト単位に紬集変えできるというものではない。そ
こＫは１つの条件がある。この条件とは、連続する先行
ストアデータと後行ストアデータの各アドレスが同一で
あることを景する。っま、ｊＭ８１１のエリア上で行先
（アドレス）を同じくするもののみを合体させ、本来複
数回のストアリクエスト分に相当する処理を１回で済ま
せてしまい、節約し要時間を主としてＶＰ１３に振〕替
えようというものである。このようにＭａｉｌのエリア
上で行先を同じくするものが連続的に現われるチャンス
線そうＭ１１Ｋｄ生じないが、例えばムーブ命令の実行
に際してはその効果は大である。ムーブ命令とは、周知
のように、ＭａｉｌのアドレスＸから初まゐデータ群を
ＣＰＵ１４に取シ込んだのち、ＭａｉｌのアドレスＹか
ら初まるエリア上に移し替えるという本のであシ、例え
ば４バイトのストアデータが８バイトの各アドレス！リ
アに２つ収納されるごとにアドレスを逐次インクレメン
トしながら、前記データ群を移し替える。

この例の場合であれば、ストアアクセス時間祉略半減す
る。

上述した操作を実現するための１ハ一ドウエア例を図を
参照し表から説明する。第２図体）および俤）は本発明
に基づく方法を実施する場合の１ハ一ドウエア例を示す
ブロック図であ為。本図において、■欄には前記キエー
のうちストアリクエストのデータのアドレスに係るキ＆
　　２１ｍが主体に示され、伽）―にはストアリクエス
トのデータに係るキ、−２１４が主体に示される。又、
同―にはバイトマークに係るキュー２１ｂも描かれてお
シ、いずれもＭ　８　ｃ　Ｋ接続する。Ｍ８・とはＭａ
ｉｌ内に内蕨される既存のコイトローラ（図示せず）の
ことである。先ず、ストアリクエストのデータのアドレ
スに（以下、ストアアドレスと称す）係るキュー２１ｍ
についてみると、ＣＰＵ＠からのストアアドレスは一旦
スドアアドレスレジスタ２２ｍにストアされる。そして
さらにキエー２１ａ内にシフトされて行く。この場合、
キエ−２１ｍに転送したのとＮ−のストアアドレスをス
トアアドレスレジスタ２３にもコピーとしてストアする
。コピーとしてストアされたレジスタ２３の内容とレジ
スタ２２ｍに今入ってきた内容とを比較回路２４におい
て比較する。もし一致すれば一致信号Ｃ８が出力される
。つま夛、先行ストアデータのアドレスと後行ストアデ
ータのアドレスとが同一であるときに一致信号Ｃ８が送
出される。このことは少なくとも２回のストアアクセス
を１回に細集し直すことができることを意味する（前述
）、なお、レジスタ２３１１１パリデイテイーフラグ（
Ｖ７ラグ）のエリア２３マが付加されておシ、レジスタ
２３の内容の有効・無効を表示する。■フラグのセット
は例えば、ＣＰＵからのストアリクエスト信号によって
行なうことができ、逆にそのｖ７ラグのリセットは例え
ばメモリ（ＭｇＩ２）起動信号によって行なうことがで
きる。いずれにせよ、■フラグの有効時でないと比較回
路２４ｔｉ動作しない。

これＫよシ、例えばノイズ等の影醤によシ、レジスタ２
２ｍとレジスタ２３の内容がたまたま一致し、誤って一
！ｋ（１号ＣＳが送出されるという事態の発生を一防止
する。

ところで、この一致信号Ｃ８が送出されると、入力カウ
ンタ２５１ｎの歩進は停止される。従って、一致信号Ｃ
Ｂが発生しないとき（先行と抜打のストアデータのアド
レスが一致しないとき）Ｆｉ、入力カウンタ２５　ｌｎ
は順次歩進される。この入力カウンタ２５１ｎは、キｊ
Ｌ−２１ｍの各エントリに付された番号（０，１，２・
・・７）とそのカウント値とが一致したとき、蟲骸入力
エントリを法定する役目をする。出力カウンタ２５ｏｕ
ｔの方は、そのカウント値に一致し九番号を有するエン
トリすなわち出力エントリを決定する。結局入カカウン
タ祉入カエントリを定め、出力カウンタは出力エントリ
を定めることになり、このこと祉、キュ−２１ｍを構成
するエントリに関してのみでなく、全ての千ニー２１ｄ
および２１ｂに関しても共通である。かくして、入力カ
ウンタ２５１ｎＦｉｊｌ後に格納したエントリ番号を表
示し、骸格納がある毎にｌずつ歩進する。出力カウンタ
２ｓｏｕｔ４ｊｌ＊にリクエストを出したエントリ番号
を表示し、リクエストが出る毎にｌずっ歩進する。なお
、キューのすべてのエントリがフル（Ｆｕｌｌ）になっ
た場合ニ祉、引続くリクエストの受は付けれ禁止される
。

次に伽）観のキュ−２１ｄおよび２１ｂに関して説明す
ると、前記ストアリクエストに対応するストアデータが
ＣＰＵよシスドアデータレジスタ２２ｄに一旦スドアさ
れ゛、又、該ストアデータ１１するハイドマークがＣＰ
Ｕよ多バイトマークレー）スｐ２２ｂに一旦スドアされ
る。いずれも対応するキュ−２１−および２１ｂにさら
にシフトされる。ストアデータに係るキュ−２１４は１
バイト毎の書込みが可能なようにライトイネーブル信号
（ｗｉｃ。

〜ＷＩＣ７）を受信する。バイトマークに係るキ、−２
１ｋに対しては１ビツト毎のバイトマークの書込みを行
なう。

＃！３図体）および０）は＃Ｘ２図（４）および０３）
Ｋ示し九レジスタおよびキューの内容の具体例を示す図
である。館３図に）はある第ｎマシンサイクルの状態を
示し、絽３図俤）は引続く第（ｎ＋１　）マシンサイク
ルの状態を示す。ただし、ハードウェアはいずれも９２
図に示したものと全く同一である。今、第ｎｌシンサイ
クルにおいて、キュ−２１１の人カニ／トリ０にはデー
タＡ、Ｂが入シ、そのときレジスタ２２ｄにはデータＣ
，Ｄが入シ、これらＡ、Ｂ、ＣおよびＤのみが有効なデ
ータである。

データム、Ｂが有効であることは、バイト！−りに係る
キュ−２１ｂの対応するビットが１その他が０になって
いることによシ表示される。同様Ｋｒ−タＣ，Ｄが有効
であることも、レジスタ２２ｂ内の対応するビットが１
その他が０になっていることによシ表示される。

ここてもし、ストアデータＡ、Ｂのアドレスと引続くス
トアデータＣ，Ｄのアドレスとが異なるものであるとす
る（普通はこの場合が多い）、入力カウンタ２５１ｎａ
ｌだ妙歩進され、入力エントリ０のデータＡ、Ｂが入力
エントリ１に移シ、入力エントリｏには改めてデータＣ
，Ｄが入ってくる。ところが、ストアデータＡ、Ｂとス
トアデータＣ，Ｄのアドレスが共に同一であることが判
明すると、第２図の比較回路２４からは一致信号Ｃ８が
送出され、入力カウンタ２５１ｍの歩進を停止する（図
中２５ｉｎ内の１ｏ”で表示する）。そうすると、次に
、先行ストアデータと徒行ストアｒ−夕との編集を行な
い、両データを１つに合体させる。これ＃′ｉ第３第３
冫ω第（ｍ＋１）マシンサイクルで行なわれる。ここで
注目すべきことけ、キー−２１ｂ（Ｄバイトマークか（
１１００００００）から（１１００１１０Ｇ）に変化し
たことであシ、当該、’ｌ　ＩＩのビットのデータを有
効にする。つまシ入カエントリ０の内容は、ＡＢからム
ＢＣＤＫなる。そこでこのＡＢＣＤのデータを１回のス
トアアクセスによｊｊ）、ＭＳＩＩ内の同一のアドレス
エリアにストアするようにする。つｔＤ、ＡＢのストア
アクセスおよびＣＤのストアアクセスを別々に実行する
ことなく１回Ｋまとめることができる。

前述のように同一の入力エントリに２つのデータ（Ａｌ
ｌ）、（ｃＤ）を合体できたのはバイト毎のライトイネ
ーブル信号ＷＥＯ〜ＷＥ７を導入し九からで４ある。ラ
イトイネーブル信号が００ビツトは、入力エントリの当
該ビットにデータの上塗りができず、前のデータをその
まま保持すゐ、逆にライトイネ−ツル信号が１のビット
は、入力エントリの当該ピッ）Ｋおける先行データの上
に抜打ｒ−夕を上ｍｂすることができる。さらに同一ア
ドレスが続けば、次々とデータの上動シを、＃バイトマ
ークに従って続行すれば良い。先行のデータのあるビッ
トに関するバイトマークが１で且つ後行のデータの当該
ビットに関するバイトマークがｌであれば、扱者優先で
データの上動シがなされる。いずれＭ８１１上でデータ
の上ｍｂが行な。

われるべきものを、キー−２１ｄ上で上塗シを済ませて
しまったものと考えねば良い。このような役目をするラ
イトイネーブル信号ＷＥ　Ｏ−ＷＥ　７は、館２図φ）
に示す如くバイトマークレジスタ２２ｂの内容をビット
対応で分岐すれば簡単に得られる。

キュー２１ｂに入ったバイトマーク１Ｍ５１１でのスト
アに利用される。

以上説明したように本発明によれば、 １）同一アドレスに対する連続ストアがある場合には１
つのリクエストに圧縮されるからＭＳＩＩの占有時間が
短縮され、空いた時間を、ＶＰ１３゜Ｃ）ＩＰ　１５等
がＭＳＩＩを占有する時間に＆シ替えることができるの
でシステム効率が向上する、２）キュー内のストアデー
タの圧ｍ（合体）が行なわれるのでキュ〜の鳴動利用が
図れ、圧縮した分、たけ他のリクエストを余計に受は付
けることができる、 ３）ハードウェア上の変更は偽か（レジスタ２３゜２３
マ、比較回路２４の付加）で良い、という緒利点を備え
た側算機システムが実現される。

【図面の簡単な説明】

第４図は本発明が適用される一般的な計算機システムの
一構成例を示すブロック図、＃！２図体）およびφ）は
本発明に基づく方法を実施する場合の１ハ一ドウエア例
を示すブロック図、第３図体）および０３）は第２図体
）および０３）に示したレジスタおよびキューの内容の
具体例を示す図である。 １０・・・計算機システム、１１・・・主記憶装置、１
２・・・主記憶制御装置、１３．１４．１５・・・処理
装置、２１ｍ　＄　２］ｂ　−２ｘａ−・キ３−−１２
２１　ｅ２２ｂ　、２２ｄ　、２３・・・レジスタ、２
４・・・比較回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士青水　朗 弁層士西舘和之 弁理士内田幸男 弁理士　山　口　紹　之 第１図

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置と、皺主記憶装置に対しアクセスを行な
   う１以上の処理装置と、該主記憶装置と該処理装置の間
   にあって前記アクセスに関する仲立ちを行なう主記憶制
   御装置とを含んでなるｌ′ｌｊＩ機システムシステム、 前記処理装置から前記主記憶制御装置に受は付けられ九
   先行ストアアクセスに係るｒ−夕とこれに連続する後行
   ストアアクセスに係るデータとの間で両データのストア
   アドレスが一致していることを検出したとき、前記先行
   ストアアクセスに係るデータに対して前記後行ストアア
   クセスに係るデータを上ｍｂして合体し、前記先行スト
   アアクセスおよび後行ストアアクセスを１つのストアア
   クセスにして、前記主記憶制御装置よシ前記主記憶装置
   をアクセスするようにしたことを％黴とする主記憶制御
   方法。