JPS5911135B2 - デ−タ処理システムのデ−タ転送方式 - Google Patents
デ−タ処理システムのデ−タ転送方式Info
- Publication number
- JPS5911135B2 JPS5911135B2 JP54002969A JP296979A JPS5911135B2 JP S5911135 B2 JPS5911135 B2 JP S5911135B2 JP 54002969 A JP54002969 A JP 54002969A JP 296979 A JP296979 A JP 296979A JP S5911135 B2 JPS5911135 B2 JP S5911135B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transferred
- main memory
- input
- output device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/02—Storage circuits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は、ダイレクト・メモリ・アクセス（Ｄｉｒｅｃ
ｔＭｅｍｏｒｙＡｃｃｅｓｓ：以下ＤＭＡという。
ｔＭｅｍｏｒｙＡｃｃｅｓｓ：以下ＤＭＡという。
）方式を使用した情報処理システムにおけるデータ転送
方式に関するものである。第１図に示すように、プロセ
ッサ１、主メモリ２、インタフェース回路３、入出力コ
ントローラ４および入出力装置５を備え、これらの間の
データの転送をデータバス６を介して行なう計算機シス
テムが知られているが、このような計算機システムの入
出力制御方式として、プロセッサ１のプログラムにより
行なうプログラム制御方式の他に、主メモリ２と入出力
装置５とが直接データのやりとりをするＤＭＡ方式があ
る。
方式に関するものである。第１図に示すように、プロセ
ッサ１、主メモリ２、インタフェース回路３、入出力コ
ントローラ４および入出力装置５を備え、これらの間の
データの転送をデータバス６を介して行なう計算機シス
テムが知られているが、このような計算機システムの入
出力制御方式として、プロセッサ１のプログラムにより
行なうプログラム制御方式の他に、主メモリ２と入出力
装置５とが直接データのやりとりをするＤＭＡ方式があ
る。
このＤＭＡ方式は、コアメモリ等の主メモリ２の連続す
る番地領域に対してデータのプロツク転送を行ない、高
速データ転送を可能にしたもので、ＤＭＡ開始に先立つ
て、主メモリ２の転送データ領域の先頭アドレスと転送
データ個数を、プロセツサのプログラム制御によりイン
タフエース回路３側に送らなければならない。
る番地領域に対してデータのプロツク転送を行ない、高
速データ転送を可能にしたもので、ＤＭＡ開始に先立つ
て、主メモリ２の転送データ領域の先頭アドレスと転送
データ個数を、プロセツサのプログラム制御によりイン
タフエース回路３側に送らなければならない。
ところで、入出力装置として、種々の映像を表示する映
像表示装置が使われているような場合、表示装置に表示
される表示データが、主メモリ２上の１つの連続する番
地領域から得られる場合は少なく、一般に、主メモリ２
上に散在する多数の番地領域から得られる。
像表示装置が使われているような場合、表示装置に表示
される表示データが、主メモリ２上の１つの連続する番
地領域から得られる場合は少なく、一般に、主メモリ２
上に散在する多数の番地領域から得られる。
このように主メモリ上に散在するデータを転送する場合
、従来は、それぞれの番地領域のＤＭＡ開始に先立つて
、その番地領域の先頭アドレスと転送データ個数とをプ
ログラム制御による低速転送で送らなければならないの
で、主メモリ上に散在する番地領域の数が多くなるにつ
れて、先頭アドレスと転送データ個数を転送する時間が
多くなり、データの表示に時間がかかるという問題があ
つた。
、従来は、それぞれの番地領域のＤＭＡ開始に先立つて
、その番地領域の先頭アドレスと転送データ個数とをプ
ログラム制御による低速転送で送らなければならないの
で、主メモリ上に散在する番地領域の数が多くなるにつ
れて、先頭アドレスと転送データ個数を転送する時間が
多くなり、データの表示に時間がかかるという問題があ
つた。
また、短時間でデータを表示する場合には、それだけ、
表示すべきデータの数が制限されるという問題があつた
。本発明の目的は、ＤＭＡ方式により主メモリと入出力
装置との間で行なうデータ転送の時間を著るしく減少さ
せ、また、そのデータ転送の量を著るしく増加させるよ
うにしたデータ転送方式を提供することにある。
表示すべきデータの数が制限されるという問題があつた
。本発明の目的は、ＤＭＡ方式により主メモリと入出力
装置との間で行なうデータ転送の時間を著るしく減少さ
せ、また、そのデータ転送の量を著るしく増加させるよ
うにしたデータ転送方式を提供することにある。
このような目的を達成するために、本発明によれば、転
送すべきデータが主メモリ上の複数個の連続番地領域に
存在している時、それぞれの番地領域における先頭アド
レスと転送データ数を表わすテーブルを主メモリに設け
、プロセツサから入出力装置側へはこのテーブルの先頭
アドレスとテーブルのデータ数のみをプログラム制御に
より送出し、入出力装置側では、このプロセツサからの
情報により、対応するテーブルの内容をＤＭＡにより高
速転送し、転送されたテーブルに従つて、主メモリから
入出力装置へのデータのＤＭＡ転送を自動的に行なうよ
うにしたことに特徴がある。
送すべきデータが主メモリ上の複数個の連続番地領域に
存在している時、それぞれの番地領域における先頭アド
レスと転送データ数を表わすテーブルを主メモリに設け
、プロセツサから入出力装置側へはこのテーブルの先頭
アドレスとテーブルのデータ数のみをプログラム制御に
より送出し、入出力装置側では、このプロセツサからの
情報により、対応するテーブルの内容をＤＭＡにより高
速転送し、転送されたテーブルに従つて、主メモリから
入出力装置へのデータのＤＭＡ転送を自動的に行なうよ
うにしたことに特徴がある。
以下、本発明の実施例を図面により詳細に説明する。第
２図は本発明によるデータ転送方式に基づく主メモリの
構成の一例を示すものである。
２図は本発明によるデータ転送方式に基づく主メモリの
構成の一例を示すものである。
いま、転送して表示すべきあるデータが主メモリ２上の
複数個の連続番地領域ＡＲｌ，ＡＲ２，・・・・・・，
ＡＲｎに存在している場合、それぞれの領域の先頭アド
レスをＤＡｌ，ＤＡ２，・・・・・・，ＤＡｎとし、そ
れぞれの領域の転送データ数をＤＣｌ，ＤＣ２，・・・
・・・，ＤＣｎとすれば、これらの先頭アドレスＤＡｌ
，ＤＡ２，・・・・・・，ＤＡｎと転送データ数ＤＣｌ
，ＤＣ２，・・・・・・，ＤＣｎとを組にしてテーブル
ＴＢにして、そのテーブルを主メモリ２の連続番地領域
ＳＲに書き込んである。なお、データはプロツク単位に
転送されるものとする。そして、このテーブルＴＢが書
き込んである番地領域の先頭アドレスをＴＡｌそのデー
タプロツク数をＴＣとすれば、ＤＭＡ開始に先立つて、
プロセツサ１のプログラム制御により、テーブル用の特
定番地領域ＳＲの先頭アドレスＴＡおよびそのデータプ
ロツク数ＴＣをデータバス６を介して入出力装置側のイ
ンタフエース回路３に送出する。
複数個の連続番地領域ＡＲｌ，ＡＲ２，・・・・・・，
ＡＲｎに存在している場合、それぞれの領域の先頭アド
レスをＤＡｌ，ＤＡ２，・・・・・・，ＤＡｎとし、そ
れぞれの領域の転送データ数をＤＣｌ，ＤＣ２，・・・
・・・，ＤＣｎとすれば、これらの先頭アドレスＤＡｌ
，ＤＡ２，・・・・・・，ＤＡｎと転送データ数ＤＣｌ
，ＤＣ２，・・・・・・，ＤＣｎとを組にしてテーブル
ＴＢにして、そのテーブルを主メモリ２の連続番地領域
ＳＲに書き込んである。なお、データはプロツク単位に
転送されるものとする。そして、このテーブルＴＢが書
き込んである番地領域の先頭アドレスをＴＡｌそのデー
タプロツク数をＴＣとすれば、ＤＭＡ開始に先立つて、
プロセツサ１のプログラム制御により、テーブル用の特
定番地領域ＳＲの先頭アドレスＴＡおよびそのデータプ
ロツク数ＴＣをデータバス６を介して入出力装置側のイ
ンタフエース回路３に送出する。
インタフエース回路３では、プロセツサ１から送られて
来た先頭アドレスＴＡおよびデータプロツク数ＴＣに基
づいて、対応する特定番地領域ＳＲに格納されているテ
ーブルＴＢの内容をＤＭＡ転送により取り込んだ後、そ
のテーブルを参照して、それによつて指定された番地領
域ＡＲｌ，ＡＲ２，・・・・・・，ＡＲｎのデータを自
動的にＤＭＡ転送する。なお、テーブルを格納する特定
番地領域は、転送して表示すべきデータ毎に設定される
ことは言うまでもない。このように、本発明によるデー
タ転送方式では、複数の番地領域を表わすテーブルの先
頭アドレスとそのデータプロツクのみをプログラム制御
によりプロセツサ１から入出力装置側のインタフエース
回路３に送れば、後は、インタフエース回路３において
自動的に高速のＤＭＡ転送を行なうので、データ転送に
要する時間は短縮され、また、プロセツサ１がこのデー
タ転送に専有される時間も少なくなる。
来た先頭アドレスＴＡおよびデータプロツク数ＴＣに基
づいて、対応する特定番地領域ＳＲに格納されているテ
ーブルＴＢの内容をＤＭＡ転送により取り込んだ後、そ
のテーブルを参照して、それによつて指定された番地領
域ＡＲｌ，ＡＲ２，・・・・・・，ＡＲｎのデータを自
動的にＤＭＡ転送する。なお、テーブルを格納する特定
番地領域は、転送して表示すべきデータ毎に設定される
ことは言うまでもない。このように、本発明によるデー
タ転送方式では、複数の番地領域を表わすテーブルの先
頭アドレスとそのデータプロツクのみをプログラム制御
によりプロセツサ１から入出力装置側のインタフエース
回路３に送れば、後は、インタフエース回路３において
自動的に高速のＤＭＡ転送を行なうので、データ転送に
要する時間は短縮され、また、プロセツサ１がこのデー
タ転送に専有される時間も少なくなる。
さらに、データ転送に専有される時間が同じであるとす
れば、それだけ転送されるデータの数も多くなり、非常
に能率のよい処理ができることになる。第３図および第
４図は本発明によるデータ転送方式を実現するためのイ
ンタフエース回路の一実施例の構成を示すもので、第３
図はデータ格納部分、第４図はその制御回路部分を示す
。
れば、それだけ転送されるデータの数も多くなり、非常
に能率のよい処理ができることになる。第３図および第
４図は本発明によるデータ転送方式を実現するためのイ
ンタフエース回路の一実施例の構成を示すもので、第３
図はデータ格納部分、第４図はその制御回路部分を示す
。
第３図において、１１はダウンカウンタ、１２はアツプ
カウンタ、１３および１４はマルチプレクサ回路、１５
および１６はフアーストイン・フアーストアウトメモリ
（以下、ＦＩＦＯメモリという。
カウンタ、１３および１４はマルチプレクサ回路、１５
および１６はフアーストイン・フアーストアウトメモリ
（以下、ＦＩＦＯメモリという。
）、１７はゲート回路、ＩＤＴはプロセツサ１または主
メモリ２からデータバス６を介して送られて来るデータ
、ＴＣＣは同じくデータバス６を介して送られて来る転
送カウントクロツク、ＭＰＭはマルチプレクサモード切
換信号、ＤＡＣおよびＤＣＣはそれぞれ先頭アドレスお
よびデータプロツク数の書き込みクロツク、ＤＡＳおよ
びＤＣＳはそれぞれテーブル内の先頭アドレスおよびデ
ータプロツク数のシフトインクロツク、ＳＯＣはシフト
アウトクロツク、ＴＴＭはデータ転送タイミング信号、
ＤＤＣはカウンタ１１の内容が゛０”であることを示す
カウンタ状態信号、０ＲＤはメモリ１６に格納されてい
るデータがあるかどうかを示すメモリ状態信号、０ＭＡ
は主メモリ２へ転送されるメモリアドレスを示す。なお
、ＦＩＦＯメモｌ月５，１６の代りに、ＲＡＭ、レジス
タフアイル等の読み出し／書き込みメモリを使用するこ
ともできる。また、第４図において、１８はデコーダ、
１９〜２１はＳ−Ｒ型フリツプフロツプ、２２はＪ−Ｋ
型フリツプフロツプ、２３〜２５はＤ型フリツプフロツ
プ、２６および２７は単安定マルチバイブレータ、２８
〜３３はアンドゲート、３４〜３６はオアゲート、３７
は微分回路、０Ｃはプロセツサ１からの入出力装置命令
、ＴＭＣは転送モード指令、ＳＴＴはスタート指令、Ｗ
ＤＣはテーブルの先頭アドレスの書き込み指令、ＷＤＡ
はテーブルのデータプロツク数の書き込み指令、ＴＭＳ
は転送モード信号、ＳＩＴはシフトインタイミング、Ｓ
ＩＣはシフトイン切り換えタイミング、ＳＩＳはシフト
イン信号、ＥＮＤは終了信号を示す。
メモリ２からデータバス６を介して送られて来るデータ
、ＴＣＣは同じくデータバス６を介して送られて来る転
送カウントクロツク、ＭＰＭはマルチプレクサモード切
換信号、ＤＡＣおよびＤＣＣはそれぞれ先頭アドレスお
よびデータプロツク数の書き込みクロツク、ＤＡＳおよ
びＤＣＳはそれぞれテーブル内の先頭アドレスおよびデ
ータプロツク数のシフトインクロツク、ＳＯＣはシフト
アウトクロツク、ＴＴＭはデータ転送タイミング信号、
ＤＤＣはカウンタ１１の内容が゛０”であることを示す
カウンタ状態信号、０ＲＤはメモリ１６に格納されてい
るデータがあるかどうかを示すメモリ状態信号、０ＭＡ
は主メモリ２へ転送されるメモリアドレスを示す。なお
、ＦＩＦＯメモｌ月５，１６の代りに、ＲＡＭ、レジス
タフアイル等の読み出し／書き込みメモリを使用するこ
ともできる。また、第４図において、１８はデコーダ、
１９〜２１はＳ−Ｒ型フリツプフロツプ、２２はＪ−Ｋ
型フリツプフロツプ、２３〜２５はＤ型フリツプフロツ
プ、２６および２７は単安定マルチバイブレータ、２８
〜３３はアンドゲート、３４〜３６はオアゲート、３７
は微分回路、０Ｃはプロセツサ１からの入出力装置命令
、ＴＭＣは転送モード指令、ＳＴＴはスタート指令、Ｗ
ＤＣはテーブルの先頭アドレスの書き込み指令、ＷＤＡ
はテーブルのデータプロツク数の書き込み指令、ＴＭＳ
は転送モード信号、ＳＩＴはシフトインタイミング、Ｓ
ＩＣはシフトイン切り換えタイミング、ＳＩＳはシフト
イン信号、ＥＮＤは終了信号を示す。
第５図は第３図および第４図の各部の信号のタイムチヤ
ートを示すもので、第５図の各符号は、第３図および第
４図の同じ符号のものに対応している。
ートを示すもので、第５図の各符号は、第３図および第
４図の同じ符号のものに対応している。
以下、第３図および第４図の回路の動作を第５図のタイ
ムチヤートを参照しながら詳細に説明する。
ムチヤートを参照しながら詳細に説明する。
第４図において、プロセツサから入出力装置命令１０Ｃ
がデコーダ１８に入力されており、この命令をデコーダ
１８で解読して、まず、第５図ａに示す転送モード指令
ＴＭＣを発し、フリツプフロツプ１９および２０をセツ
ト状態にして、マルチプレクサモード切り換え信号ＭＰ
Ｍおよび転送モード信号ＴＭＳを第５図ｅおよびｆのよ
うに″１″状態にする。
がデコーダ１８に入力されており、この命令をデコーダ
１８で解読して、まず、第５図ａに示す転送モード指令
ＴＭＣを発し、フリツプフロツプ１９および２０をセツ
ト状態にして、マルチプレクサモード切り換え信号ＭＰ
Ｍおよび転送モード信号ＴＭＳを第５図ｅおよびｆのよ
うに″１″状態にする。
続いて、第５図ｂに示す書き込み指令ＷＤＣを発し、オ
アゲート３４を介してデータプロツク数書き込みクロツ
クＤＣＣを出力し、次いで、第５図ｃに示す書き込み指
令ＷＤＡを発し、オアゲート３５を介して先頭アドレス
書き込みクロツクＤＡＣを出力する。これらの書き込み
クロツクＤＣＣおよびＤＡＣをそれぞれ第３図のダウン
およびアツプカウンタ１１および１２に入力し、プロセ
ツサから送出されて来たデータＩＤＴｌすなわち、テー
ブルの先頭アドレスＴＡおよびそのデータプロツク数Ｔ
Ｃをカウンタ１１および１２にマルチプレクサ１３およ
び１４を介して格納する。なお、この時、マルチプレク
サモード切り換え信号ＭＰＭにより、マルチプレクサ１
３および１４は入力データＩＤＴを入力するようになつ
ている。次に、デコーダ１８より第５図ｄに示すスター
ト指令ＳＴＴが発せられると、フリツプフロツプ１９が
りセツトされ、その出力であるマルチプレクサモード切
り換え信号ＭＰＭを１０１状態にする。
アゲート３４を介してデータプロツク数書き込みクロツ
クＤＣＣを出力し、次いで、第５図ｃに示す書き込み指
令ＷＤＡを発し、オアゲート３５を介して先頭アドレス
書き込みクロツクＤＡＣを出力する。これらの書き込み
クロツクＤＣＣおよびＤＡＣをそれぞれ第３図のダウン
およびアツプカウンタ１１および１２に入力し、プロセ
ツサから送出されて来たデータＩＤＴｌすなわち、テー
ブルの先頭アドレスＴＡおよびそのデータプロツク数Ｔ
Ｃをカウンタ１１および１２にマルチプレクサ１３およ
び１４を介して格納する。なお、この時、マルチプレク
サモード切り換え信号ＭＰＭにより、マルチプレクサ１
３および１４は入力データＩＤＴを入力するようになつ
ている。次に、デコーダ１８より第５図ｄに示すスター
ト指令ＳＴＴが発せられると、フリツプフロツプ１９が
りセツトされ、その出力であるマルチプレクサモード切
り換え信号ＭＰＭを１０１状態にする。
その時、転送モード信号ＴＭＳは６１１状態であるので
、アンドゲート３０の出力は”１１状態になり、フリツ
プフロツプ２１〜２３をセツト状態にして、第５図Ｈ，
ｋおよびｇに示すようにシフトインタイミングＳＩＴｌ
シフトイン切り換えタイミングＳＩＣおよび転送タイミ
ングＴＴＭを″１１状態にする。シフトインタイミング
ＳＩＴによりアンドゲート３１を開き、プロセツサから
送られる転送カウントクロツクＴＣＣ（第５図１に示す
。）をシフトイン信号ＳＩＳ（第５図ｊに示す。）とし
て出力する。Ｊ−Ｋ型フリツプフロツプ２２では、アン
ドゲート３０の出力によりセツトされた後、上記シフト
イン信号ＳＩＳ毎にセツトーリセツトを繰り返し、第５
図ｋに示すようなシフトイン切り換えタイミングＳＩＣ
を発生させ、アンドゲート３２および３３を交互に開い
て、それぞれから、データプロツク数シフトイン信号Ｄ
ＣＳおよび先頭アドレスシフトイン信号ＤＡＳを出力す
る。これらのシフトイン信号ＤＣＳおよびＤＡＳをＦＩ
ＦＯメモリ１５および１６に印加する。一方、転送タイ
ミング信号ＴＴＭにより、アツプカウンタ１２に格納さ
れている、テーブルの先頭アドレスＴＡをゲート回路１
７を通して、メモリアドレス信号０ＭＡとして主メモリ
に送り、主メモリの対応するアドレスに格納されている
テーブルの内容を読み出し、ＦＩＦＯメモリ１５または
１６に書き込みクロツクＤＣＳまたはＤＡＳにより格納
する。
、アンドゲート３０の出力は”１１状態になり、フリツ
プフロツプ２１〜２３をセツト状態にして、第５図Ｈ，
ｋおよびｇに示すようにシフトインタイミングＳＩＴｌ
シフトイン切り換えタイミングＳＩＣおよび転送タイミ
ングＴＴＭを″１１状態にする。シフトインタイミング
ＳＩＴによりアンドゲート３１を開き、プロセツサから
送られる転送カウントクロツクＴＣＣ（第５図１に示す
。）をシフトイン信号ＳＩＳ（第５図ｊに示す。）とし
て出力する。Ｊ−Ｋ型フリツプフロツプ２２では、アン
ドゲート３０の出力によりセツトされた後、上記シフト
イン信号ＳＩＳ毎にセツトーリセツトを繰り返し、第５
図ｋに示すようなシフトイン切り換えタイミングＳＩＣ
を発生させ、アンドゲート３２および３３を交互に開い
て、それぞれから、データプロツク数シフトイン信号Ｄ
ＣＳおよび先頭アドレスシフトイン信号ＤＡＳを出力す
る。これらのシフトイン信号ＤＣＳおよびＤＡＳをＦＩ
ＦＯメモリ１５および１６に印加する。一方、転送タイ
ミング信号ＴＴＭにより、アツプカウンタ１２に格納さ
れている、テーブルの先頭アドレスＴＡをゲート回路１
７を通して、メモリアドレス信号０ＭＡとして主メモリ
に送り、主メモリの対応するアドレスに格納されている
テーブルの内容を読み出し、ＦＩＦＯメモリ１５または
１６に書き込みクロツクＤＣＳまたはＤＡＳにより格納
する。
次に、転送カウントクロツクＴＣＣが入力されると、ア
ツプカウンタ１２の内容が１だけ増加され、増加された
内容をアドレスとして主メモリに送出し、同様に読み出
しを？ない、読み出しデータをＦＩＦＯメモリ１６また
は１５に格納する。それと同時に、転送カウントクロツ
クＴＣＣによりダウンカウンタ１１の内容を１だけカウ
ントダウンする。このような動作を繰り返し、ダウンカ
ウンタ１１の内容がＯに達すると、カウンタ１１から第
５図１に示すようなカウンタ状態信号ＤＤＣを出力する
が、この時、ＦＩＦＯメモリ１６にデータがあるかどう
かを示す信号０ＲＤが゛１″になつているので、アンド
ゲ゛一ト２８の出力は６Ｆ”状態になり、その出力と転
送カウントクロツクＴＣＣの反転信号、オアゲート３６
、Ｄ型のフリツプフロツプ２牡単安定マルチバイブレー
タ２６との働きにより、第５図ｎに示すようなシフトア
ウトクロツクＳＯＣを得る。それと同時に、フリツプフ
ロツプ２４の反転出力Ｑを微分回路３７に通してその立
下りで゛０゛状態のパルスを得、そのパルスでフリツプ
フロツプ２１および２３をりセツトし、シフトインタイ
ミングＳＩＴおよび転送タイミングＴＴＭを第５図ｈお
よびｇのように１０゛状態にする。次に、シフトアウト
クロツクＳＯＣの立下りでフリツプフロツプ２３をセツ
トし、転送タイミングＴＴＭを”１゛状態にする。シフ
トアウトクロツクＳＯＣが出力されると、その出力をオ
アゲート３４，３５を通してカウンタ１１および１２に
入力し、ＦＩＦＯメモ１Ｊ１５および１６の出力をカウ
ンタ１１および１２に格納する。また、クロツクＳＯＣ
をＦＩＦＯメモリ１５および１６に印加し、ＦＩＦＯメ
モリ１５および１６の内容をフアーストインーフアース
トアウトＦＩＦＯの原則に従つてシフトアウトし、次の
新しいＦＩＦＯメモリの出力をマルチプレクサ１３およ
び１４へ準備する。次に、カウンタ１１および１２に格
納された先頭アドレスを転送．タイミングＴＴＭにより
主メモリに転送し、ＤＭＡにより主メモリの対応するア
ドレスの内容を入出力装置側へ読み出す。そして、転送
カウントクロツクＴＣＣの入力により、カウンタ１２の
内容をカウントアツプし、上述したと同様にして、主メ
モリ側に転送してＰＭＡによるデータ転送を行なう。こ
のようにして、１つの番地領域のデータが読み出され、
カウンタ１１の内容が零になると、上述したようにシフ
トアウトクロツクＳＯＣを発生させ、ＦＩＦＯメモリ１
５および１６に格納されている、次の番地領域のデータ
プロツク数および先頭アドレスをカウンタ１１および１
２に移し、前述したと同様な動作を行なう。このように
して、散在している全ての番地領域のデータを転送し終
つた時、ＦＩＦＯメモリ１６のデータ数は零となつてい
るので、第５図ｍに示すメモリ状態信号０ＲＤは１０゛
状態となつており、また、カウンタ状態信号ＤＤＣは″
１″状態になつているのでアンドゲート２９の出力が”
１゛状態となり、転送カウンタクロツクＴＣＣ、フリツ
プフロツプ２５、単安定マルチバイブレータ３７の働き
により第５図０に示すような終了信号ＥＮＤを出力し、
フリツプフロツプ２０をりセツトして、転送モード信号
ＴＭＳを゛０゛状態にする。なお、上述した例では、イ
ンタフエース回路部分にデータ転送のための制御回路を
設ける場合について示したが、それに限定されるもので
はなく、入出力コントローラあるいは他の専用の装置に
設けるようにしてもよい。
ツプカウンタ１２の内容が１だけ増加され、増加された
内容をアドレスとして主メモリに送出し、同様に読み出
しを？ない、読み出しデータをＦＩＦＯメモリ１６また
は１５に格納する。それと同時に、転送カウントクロツ
クＴＣＣによりダウンカウンタ１１の内容を１だけカウ
ントダウンする。このような動作を繰り返し、ダウンカ
ウンタ１１の内容がＯに達すると、カウンタ１１から第
５図１に示すようなカウンタ状態信号ＤＤＣを出力する
が、この時、ＦＩＦＯメモリ１６にデータがあるかどう
かを示す信号０ＲＤが゛１″になつているので、アンド
ゲ゛一ト２８の出力は６Ｆ”状態になり、その出力と転
送カウントクロツクＴＣＣの反転信号、オアゲート３６
、Ｄ型のフリツプフロツプ２牡単安定マルチバイブレー
タ２６との働きにより、第５図ｎに示すようなシフトア
ウトクロツクＳＯＣを得る。それと同時に、フリツプフ
ロツプ２４の反転出力Ｑを微分回路３７に通してその立
下りで゛０゛状態のパルスを得、そのパルスでフリツプ
フロツプ２１および２３をりセツトし、シフトインタイ
ミングＳＩＴおよび転送タイミングＴＴＭを第５図ｈお
よびｇのように１０゛状態にする。次に、シフトアウト
クロツクＳＯＣの立下りでフリツプフロツプ２３をセツ
トし、転送タイミングＴＴＭを”１゛状態にする。シフ
トアウトクロツクＳＯＣが出力されると、その出力をオ
アゲート３４，３５を通してカウンタ１１および１２に
入力し、ＦＩＦＯメモ１Ｊ１５および１６の出力をカウ
ンタ１１および１２に格納する。また、クロツクＳＯＣ
をＦＩＦＯメモリ１５および１６に印加し、ＦＩＦＯメ
モリ１５および１６の内容をフアーストインーフアース
トアウトＦＩＦＯの原則に従つてシフトアウトし、次の
新しいＦＩＦＯメモリの出力をマルチプレクサ１３およ
び１４へ準備する。次に、カウンタ１１および１２に格
納された先頭アドレスを転送．タイミングＴＴＭにより
主メモリに転送し、ＤＭＡにより主メモリの対応するア
ドレスの内容を入出力装置側へ読み出す。そして、転送
カウントクロツクＴＣＣの入力により、カウンタ１２の
内容をカウントアツプし、上述したと同様にして、主メ
モリ側に転送してＰＭＡによるデータ転送を行なう。こ
のようにして、１つの番地領域のデータが読み出され、
カウンタ１１の内容が零になると、上述したようにシフ
トアウトクロツクＳＯＣを発生させ、ＦＩＦＯメモリ１
５および１６に格納されている、次の番地領域のデータ
プロツク数および先頭アドレスをカウンタ１１および１
２に移し、前述したと同様な動作を行なう。このように
して、散在している全ての番地領域のデータを転送し終
つた時、ＦＩＦＯメモリ１６のデータ数は零となつてい
るので、第５図ｍに示すメモリ状態信号０ＲＤは１０゛
状態となつており、また、カウンタ状態信号ＤＤＣは″
１″状態になつているのでアンドゲート２９の出力が”
１゛状態となり、転送カウンタクロツクＴＣＣ、フリツ
プフロツプ２５、単安定マルチバイブレータ３７の働き
により第５図０に示すような終了信号ＥＮＤを出力し、
フリツプフロツプ２０をりセツトして、転送モード信号
ＴＭＳを゛０゛状態にする。なお、上述した例では、イ
ンタフエース回路部分にデータ転送のための制御回路を
設ける場合について示したが、それに限定されるもので
はなく、入出力コントローラあるいは他の専用の装置に
設けるようにしてもよい。
また、本発明は、１つの入出力装置を有する場合に限ら
ず、複数個の入出力装置を有する場合にも適用できる。
ず、複数個の入出力装置を有する場合にも適用できる。
また、主メモリから入出力装置側へ転送されたデータは
そのまま入出力装置へ出力される場合もあるか、一旦補
助メモリに記憶する場合もあり、その場合は、補助メモ
リの互いに隣接する番地領域に記憶することもできるし
、補助メモリの互いに離れた番地領域に記憶することも
できる。
そのまま入出力装置へ出力される場合もあるか、一旦補
助メモリに記憶する場合もあり、その場合は、補助メモ
リの互いに隣接する番地領域に記憶することもできるし
、補助メモリの互いに離れた番地領域に記憶することも
できる。
さらに、本発明は主メモリ内の隣接する複数番地領域の
データを入出力装置側の複助メモリの連続する複数番地
領域に転送する場合にも同様に適用できる。さらに、本
発明は、映像表示装置に限らず、般のグラフイツクデイ
スプレイ、各種のデータ編集装置などにも適用できる。
データを入出力装置側の複助メモリの連続する複数番地
領域に転送する場合にも同様に適用できる。さらに、本
発明は、映像表示装置に限らず、般のグラフイツクデイ
スプレイ、各種のデータ編集装置などにも適用できる。
上述したように、本発明によれば、プロセツサからは複
数個の番地領域を表わすテーブルの先頭アドレスとその
データプロツク数のみを入出力装置側に送れば、テーブ
ルの内容が自動的に主メモリから高速転送されるので、
データ転送に要する時間が著るしく減少され、また、転
送されるデータの数を著るしく増大させることができる
という効果がある。
数個の番地領域を表わすテーブルの先頭アドレスとその
データプロツク数のみを入出力装置側に送れば、テーブ
ルの内容が自動的に主メモリから高速転送されるので、
データ転送に要する時間が著るしく減少され、また、転
送されるデータの数を著るしく増大させることができる
という効果がある。
第１図は本発明に係る計算機システムの一例の構成図、
第２図は本発明によるデータ転送方式に基づく主メモリ
の一例の構成図、第３図および第４図は本発明によるデ
ータ転送方式を実現するインタフエース回路の一実施例
の構成図、第５図は第３図および第４図の各部の信号の
タイムチヤートである。 １・・・・・・プロセツサ、２・・・・・・主メモリ、
３・・・・・・インタフエース回路、４・・・・・・入
出力制御装置、ＴＢ・・・・・・テーブル、１１・・・
・・・ダウンカウンタ、１２・・・・・・アツプカウン
タ、１５，１６・・・・・・ＦＩＦＯメモリ。
第２図は本発明によるデータ転送方式に基づく主メモリ
の一例の構成図、第３図および第４図は本発明によるデ
ータ転送方式を実現するインタフエース回路の一実施例
の構成図、第５図は第３図および第４図の各部の信号の
タイムチヤートである。 １・・・・・・プロセツサ、２・・・・・・主メモリ、
３・・・・・・インタフエース回路、４・・・・・・入
出力制御装置、ＴＢ・・・・・・テーブル、１１・・・
・・・ダウンカウンタ、１２・・・・・・アツプカウン
タ、１５，１６・・・・・・ＦＩＦＯメモリ。
Claims (1)
- 【特許請求の範囲】 １ プロセッサ、主メモリおよび入出力装置がデータバ
スを介して接続され上記主メモリと上記入出力装置との
間で上記データバスを介して直接データのやりとりをす
るダイレクト・メモリ・アクセス方式を用いたデータ処
理システムにおいて、転送すべきデータ群が上記主メモ
リ上の複数個の連続番地領域に存在している時、それぞ
れの連続番地領域における先頭アドレスとその転送デー
タ数とを表わすテーブルを上記データ群毎に上記主メモ
リに設け、上記プロセッサから上記入出力装置側へは上
記テーブルの主メモリ上での先頭アドレスとそのデータ
数のみをブログラム制御により上記データバスを介して
送出し、上記入出力装置側では、上記プロセッサからの
送出データに基づき、対応するテーブルの内容を上記メ
モリから上記データバスを介して転送し、該転送された
テーブル内容に従つて、上記主メモリと上記入出力装置
との間で上記データバスを介して直接データ転送を行な
うようにしたことを特徴とするデータ転送方式。 ２ 上記入出力装置側に、アップおよびダウンカウンタ
とファーストインファーストアウト型の第１および第２
のメモリとを備え、上記プロセッサから転送される上記
テーブルの先頭アドレスおよびその転送データ数を上記
アップおよびダウンカウンタに格納し、上記主メモリか
ら転送される、対応テーブル内の先頭アドレスおよび転
送データ数を上記第１および第２のメモリにシフトイン
し、かつ、所定のタイミングで上記第１および第２のメ
モリに格納されたデータを上記アップおよびダウンカウ
ンタに転送するようにしたことを特徴とする特許請求の
範囲第１項記載のデータ転送方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54002969A JPS5911135B2 (ja) | 1979-01-17 | 1979-01-17 | デ−タ処理システムのデ−タ転送方式 |
| US06/109,878 US4346439A (en) | 1979-01-17 | 1980-01-07 | Direct memory access of a main memory by an input/output device using a table in main memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54002969A JPS5911135B2 (ja) | 1979-01-17 | 1979-01-17 | デ−タ処理システムのデ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5597630A JPS5597630A (en) | 1980-07-25 |
| JPS5911135B2 true JPS5911135B2 (ja) | 1984-03-13 |
Family
ID=11544193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54002969A Expired JPS5911135B2 (ja) | 1979-01-17 | 1979-01-17 | デ−タ処理システムのデ−タ転送方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4346439A (ja) |
| JP (1) | JPS5911135B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789128A (en) * | 1980-11-25 | 1982-06-03 | Hitachi Ltd | Controlling system for information interchange |
| US4533995A (en) * | 1981-08-03 | 1985-08-06 | International Business Machines Corporation | Method and system for handling sequential data in a hierarchical store |
| JPS58181134A (ja) * | 1982-04-16 | 1983-10-22 | Hitachi Ltd | デ−タ転送回路 |
| US4814977A (en) * | 1983-10-18 | 1989-03-21 | S&C Electric Company | Apparatus and method for direct memory to peripheral and peripheral to memory data transfers |
| JPS61851A (ja) * | 1984-06-14 | 1986-01-06 | Nec Corp | ダイレクトメモリアクセス回路のデ−タチエ−ン方式 |
| JPS6258356A (ja) * | 1985-05-24 | 1987-03-14 | Omron Tateisi Electronics Co | Ｄｍａ制御装置 |
| US5239628A (en) * | 1985-11-13 | 1993-08-24 | Sony Corporation | System for asynchronously generating data block processing start signal upon the occurrence of processing end signal block start signal |
| US4847750A (en) * | 1986-02-13 | 1989-07-11 | Intelligent Instrumentation, Inc. | Peripheral DMA controller for data acquisition system |
| US4821185A (en) * | 1986-05-19 | 1989-04-11 | American Telephone And Telegraph Company | I/O interface system using plural buffers sized smaller than non-overlapping contiguous computer memory portions dedicated to each buffer |
| US4855900A (en) * | 1987-10-28 | 1989-08-08 | Recognition Equipment Incorporated | System for transferring data to a mainframe computer |
| US4980846A (en) * | 1988-04-07 | 1990-12-25 | Impact Systems, Inc. | Process and apparatus for controlling on-line a parameter of a moving sheet |
| JPH0264839A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | チャネル装置 |
| US5261074A (en) * | 1988-10-03 | 1993-11-09 | Silicon Graphics, Inc. | Computer write-initiated special transferoperation |
| WO1990004226A1 (en) * | 1988-10-03 | 1990-04-19 | Silicon Graphics, Inc. | Computer three-way transfer operation |
| US5016160A (en) * | 1988-12-15 | 1991-05-14 | International Business Machines Corporation | Computer system having efficient data transfer operations |
| US5319574A (en) * | 1988-12-27 | 1994-06-07 | Fujitsu Limited | Status change monitoring apparatus |
| US5251303A (en) * | 1989-01-13 | 1993-10-05 | International Business Machines Corporation | System for DMA block data transfer based on linked control blocks |
| US5170477A (en) * | 1989-10-31 | 1992-12-08 | Ibm Corporation | Odd boundary address aligned direct memory acess device and method |
| JPH03156554A (ja) * | 1989-11-14 | 1991-07-04 | Hitachi Ltd | データ転送制御方式 |
| JP3055917B2 (ja) * | 1990-05-22 | 2000-06-26 | 日本電気株式会社 | データ転送制御装置 |
| AU652371B2 (en) * | 1990-06-29 | 1994-08-25 | Fujitsu Limited | Data transfer system |
| US5740465A (en) * | 1992-04-08 | 1998-04-14 | Hitachi, Ltd. | Array disk controller for grouping host commands into a single virtual host command |
| US5644787A (en) * | 1993-08-03 | 1997-07-01 | Seiko Epson Corporation | Apparatus for controlling data transfer between external interfaces through buffer memory using table data having transfer start address transfer count and unit selection parameter |
| JP5226341B2 (ja) | 2008-02-27 | 2013-07-03 | 富士通株式会社 | チャネル装置、情報処理システム、及びデータ転送方法 |
| US9128699B2 (en) * | 2008-12-22 | 2015-09-08 | Intel Corporation | Method and system for queuing transfers of multiple non-contiguous address ranges with a single command |
| JP2013061795A (ja) * | 2011-09-13 | 2013-04-04 | Toshiba Corp | 記憶装置、コントローラ、およびリードコマンド実行方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4245300A (en) * | 1978-06-05 | 1981-01-13 | Computer Automation | Integrated and distributed input/output system for a computer |
-
1979
- 1979-01-17 JP JP54002969A patent/JPS5911135B2/ja not_active Expired
-
1980
- 1980-01-07 US US06/109,878 patent/US4346439A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5597630A (en) | 1980-07-25 |
| US4346439A (en) | 1982-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5911135B2 (ja) | デ−タ処理システムのデ−タ転送方式 | |
| JPS61148563A (ja) | デ−タ転送方式およびデ−タ転送制御装置 | |
| JPH10149618A (ja) | データ伝送方法、データ伝送装置及び媒体 | |
| JPS60140470A (ja) | 画像情報処理装置 | |
| JPS6333712B2 (ja) | ||
| JPS5970358A (ja) | 画像縮小拡大装置 | |
| US5045999A (en) | Multi-function timing sequencer for different speed main storage units | |
| JP3040529B2 (ja) | 動画像処理装置 | |
| JP2973941B2 (ja) | 非同期ｆｉｆｏバッファ装置 | |
| JPS6054074A (ja) | 電子線描画デ−タ変換装置 | |
| JPH0375881A (ja) | 画像データ処理システム | |
| RU1783572C (ru) | Устройство дл вывода графической информации | |
| JPS6237263Y2 (ja) | ||
| JP3161811B2 (ja) | 高速画像描画装置 | |
| JPS5995587A (ja) | 表示処理装置 | |
| JPS58189719A (ja) | デ−タ転送制御方式 | |
| JPS60242493A (ja) | グラフイツクデイスプレイ管理装置 | |
| JPS6124727B2 (ja) | ||
| JPS578844A (en) | Fetching device for satellite picture data | |
| JPH07152531A (ja) | Ｏｈｐ用表示装置 | |
| JPS62235687A (ja) | 画像デ−タのスクロ−ル表示方式 | |
| JPS61143877A (ja) | デ−タ変換装置 | |
| JPH0197988A (ja) | グラフィックス・ディスプレイ・コントローラ | |
| JPH059874B2 (ja) | ||
| JPS649637B2 (ja) |