JPH0259729A - アクティブマトリクス型表示素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はアクティブマトリクス型表示素子についての
ものであり、特に、そのアレイ構成に関する。

（従来の技術） 近年、液晶を用いた表示素子は、テレビ表示やグラフィ
ックデイスプレィ等を指向した大容量で高密度のアクテ
ィブマトリクス型表示素子の開発及び実用化が盛んであ
る。このような表示素子では、クロストークのない高コ
ントラストの表示が行えるように、各画素の駆動と制御
を行う手段として半導体スイッチが用いられる。その半
導体−スイッチとしては、透過型表示が可能であり大面
積化も容易でおる等の理由から、透明絶縁基板上に形成
された薄膜トランジスタ（ＴＦＴ）やＭＩＭ素子等が、
通常用いられている。

第３図は上述の表示素子のうち例えば個々の画素を直接
駆動するスイッチング素子としてＴＰＴを用いたタイプ
における等価回路図である。同図において、ＴＰＴにお
けるゲート電極は走査線１とし、これに交差する方向に
信号線２を設けてＴＰＴにおけるソース電極とし、更に
、ゲート電極をまたいで表示電極を配置してドレイン電
極とする。そして、順々にゲート電極に電圧が印加され
たとき、各列の信号線２の信号電圧が表示電極に供給さ
れる、いわゆる線順次方式が採用されている。

しかしながら、ドレイン電極に結合している負荷３、即
ち、誘電性の表示体例えば液晶は容量ＣＩＣをもつ。ま
た、ゲート電極とドレイン電極の間にも奇生容量ｃｑｄ
があるため、ｎ番目の走査線を走査後、次の（ｎ＋１）
番目の走査線の走査に移るとき、ＣＩＣとＣｇｄの間で
電荷の再分配が行われ、表示電極電位Ｖｄが低下する現
象が起こる。

そこで、この現象を緩和するために、例えば特開昭６０
−４５２１９＠公報や特開昭５８−１０６８６０号公報
に記載されているように、所定の補助容ＩＣ３を設ける
という対策がとられていた。ここで、補助容量Ｃ５の電
位Ｖｘは、特開昭６０−４５２１９号ではグラウンド・
レベルとし、特開昭５８−１０６８６０号では走査１本
前のゲート電位としている。

第４図は１画素における補助容量Ｃ３や奇生容ｆｆ１ｃ
ａｄ等の関係を示す等価回路図である。同図において、
Ｖｇはゲート電位、Ｖｓはソース電位、Ｖｄはドレイン
電位、Ｖｃはコモン電位を表している。そして、オン時
とオフ時のゲート電位の差をΔｖｇとしたとき、１フレ
ームにおけるドレイン電位の低下ΔＶｄは、次式で示さ
れる。

Δｙｄ＝ｃｃ＋ｃｌ・△Ｖｇ／　（Ｃｇｄ＋Ｃｌｃ＋Ｃ
ｓ　）この式から明らかなように、補助容量ＣＳｔ新た
に設けることにより、△Ｖｄの低下量を低減することか
できる。

（発明が解決しようとする課題） しかしながら、この方法では、露光時のマスクずれ、或
いは同一画面内でもステップ・アンド・リピート方式の
露光時のショットずれにより、Ｃｇｄが画素によって異
なることにより、八Ｖｄがばらついて画面品位向上の妨
げとなっている。

また、このような露光時のマスクずれをなくす方法とし
ては、例えば特開昭６２−１６５３６８号公報に記載さ
れているように、ゲートの長手方向に直交するようにソ
ース及びドレイン電極を配置する例がある。この従来例
では、ゲート・ドレイン容量Ｃｇｄを一定に保つことが
できるが、Ｃｇｄを小ざくする必要から電極配線が微細
化してプロセスに厳しい制限がつき、断線も発生しやす
いという欠点があった。

このように、従来のアクティブマトリクス型表示素子で
は、画面内でのドレイン電位の低下、及びこの低下量の
ばらつき、或いはロット毎のばらつきが問題であり、ま
た、ＴＰＴのゲートとソース・ドレインを直交させて露
光ずれをなくす方法も、上述のように微細加工による欠
陥の増加等が問題であった。

この発明はこのような従来の事情に鑑みなされたもので
あり、ドレイン電位の低下の面内ばらつき及びロット毎
のばらつきを、プロセス的にも無理なく抑えた画面品位
の高いアクティブマトリクス型表示素子を提供すること
を目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、−主面上に一画素ごとにゲート電極、ゲー
ト絶縁膜、チャンネル領域、ソース電極及びドレイン電
極を有する能動素子と、ドレイン電極に接続された画素
電極とがそれぞれ配設され且つ所定の補助容量が別途設
けられており、且つ能動素子及び画素電極の周囲にはマ
トリクス状にゲート電極と一体の走査線及びソース電極
と一体の信号線が形成された能動素子基板と、この能動
素子基板と対向して配置された共通電極を一主面上に有
する対向基板と、能動素子基板と対向基板との間に挟持
された表示媒体とを備えたアクティブマトリクス型表示
素子についてのものである。

そして、能動素子基板では、ゲートＮ極とドレイン電極
の間のゲート・ドレイン容量と補助容量は前記信号線と
概略平行な方向に並んで形成されており、ゲート・ドレ
イン容量と補助容量とは、各電極のパターニング時の位
置ずれに対し概略一定の比で増加或いは減少するように
なっている。

（作　用） この発明におけるアクティブマトリクス型表示素子にお
いて、ＣｇｄとＣ５が変化するとき、ドレイン電位の変
化量Δ′■ｄは、次式で与えられる。

△−Ｖｄ　＝　（八〇（Ｊｄ　（Ｃｌｃ＋Ｃｓ　）　−
ΔＣｓ　　−Ｃｇｄ）　　−ΔＶｇ／　（Ｃ（Ｊｄ＋Ｃ
１ｃ＋Ｃｓ　）　２ここで、△Ｃｇｄはゲート・ドレイ
ン間容量の変化量、八〇ｓは補助容量の変化量を表して
いる。

故に、該当画素のオン時とオフ時とで、ＣｇｄとＣＩＣ
に変化がなければ、ΔＣｇｄ：ΔＣｓ＝Ｃｇｄ：（ＣＩ
Ｃ＋Ｏ３＞の関係を満たすとき、設計に対して電極形成
時の位置ずれがあっても、ドレイン電位■ｄは影響を受
けない。実際には、ＣｇｄとＣ１ｃはオン時とオフ時と
で変化するので、実効電圧時のＣｇｄ＊とＣＩＣ”を考
慮しなければならない。

従って、△Ｃｑｄと八Ｃ５の比は、（Ｃｇｄの最大値）
：　（（ＣＩＣの最小値）ＩＣ３）から（Ｃｇｄの最小
値）：　（（ＣＩＣの最大値）ＩＣ３）の範囲内で選択
される。

この発明は、ゲート・ドレイン間容量ｃｇｄ及び補助容
ＩＣｓが、電極形成時の位置ずれに対し、上述の比でと
もに増加または減少するように、電極の寸法及び配置が
設計されているもので、製造プロセスに微細加工や断線
対策等の制限を強いることなく、従来のプロセス技術で
特性が一様に揃ったアクティブマトリクス型表示素子が
得られる。

（実施例） 以下、この発明の詳細を、アクティブマトリクス型表示
素子がスイッチング素子としてＴＰＴを用いた液晶表示
素子である場合を例に挙げ、図面を参照して説明する。

第１図はこの発明の一実施例における能動素子等の配列
状態を示す概略図である。同図において各画素につき１
個存在する能動素子１０例えばＴＰＴは、走査線１１と
一体のゲート電極１２、信号線１３と一体のソース電極
１４、及び画素電極１５に接続されたドレイン電極１６
等から構成されている。ここで、走査線１１は例えば能
動素子１０のゲートに走査信号を与えるための配線であ
るのに対し、信号線１３は例えば能動素子１０のソース
に画像信号を与えるための配線である。そして、全体的
には、複数個の能動素子１０とこれに接続された画素電
極１５の各々１個ずつで一画素を構成し、この周囲には
マトリックス状に走査線１１及び信号線１３が形成され
ている。また、−画素内には、ゲート電極１２と同じく
走査線１１と一体に補助電極１７が形成されているが、
同−画素内でゲート電極１２が（ｎ＋１）番目の走査線
１１と一体のときは、補助電極１７はｎ番目の走査線１
１と一体である。更に、ソース電極１４やドレイン電極
１６と同時に、ドレイン電極１６と同様の矩形形状を有
する補助容量用電極１８が形成されるが、この補助容量
用電極１８の一部は絶縁膜（図示せず）を介して補助電
極１７と対向する形である。そして、補助容量用電極１
８はドレイン電極１６とともに、画素電極１５と電気的
に接続されている。また、補助容量用電極１８は同−画
素内のドレイン電極１６と、信号線１１に概略平行な方
向の中心線１９を同一としている。そして、ドレイン電
極１６と補助容量用電極１８の大きさは、各々の幅Ｗｄ
２幅Ｗｃが異なるだけでおり、幅Ｗｄと幅ＷＣの比がＣ
ｇｄ：（（Ｃ１ｃの最大値）ＩＣ３）となるように設計
されている。

第２図はこの実施例における一画素部分を示す概略断面
図であり、第１図におけるＡ−Ａ−断面を矢印方向から
みたときに相当する。第２図を製造工程に従って説明す
ると、例えばガラスからなる基板２０の一主面上には、
例えばＣｒ（クロム）膜をスパッタ法で被膜した俊、所
定の形状にフォトエツチングすることによりゲート電極
１２が形成され、更に、これを覆うように例えば酸化シ
リコン（Ｓ　ｉ　Ｏｘ　＞からなるゲート絶縁膜２１が
プラズマＣＶＤ法により形成されている。ここで、図示
はしていないが、ゲート電極１２が形成される際に、同
じ工程で走査線１１と補助電極１７も形成される。また
、ゲート絶縁膜２１が、第１図における走査線１１（補
助電極１７）と信号線１３（画素電極１５．補助容量用
電極１８）との間に介在する絶縁膜である。そして、ゲ
ート絶縁膜２１のゲート電極１２に対向する部分には、
例えばｉ型の水素化アモルファスシリコン（ａ−３：Ｈ
）からなるチセンネル領ＩｊＡ２２がプラズマＣＶＤ法
を利用して形成されており、更に、チャンネル領域２２
上には互いに電気的に分離されたｎ型ａ−３ｉ：）（か
うなるソース領域２３とドレイン領域２４が、同じくプ
ラズマＣＶＤ法を利用して設けられている。そして、チ
ャンネル領域２２のドレイン領域２４側に隣接するゲー
ト絶縁膜２１上には、例えばＩＴＯ（子ンジウム・チン
・オキサイド）膜をスパッタ法で被膜した後、所定の形
状にフォトエツチングすることにより画素電極１５が設
けられている。また、ドレイン領域２４にはドレイン電
極１６の一端が接続、され、ドレイン電極１６の他端は
画素電極１５上に延在して接続されている。更に、ソー
ス領域２３にはソース電極１４の一端が接続されている
。ここで、ソース電極１４とドレイン電極１６とは、例
えばＭＯ（モリブデン）膜とＡＩ（アルミニウム）膜と
をスパッタ法で順次被膜した俊、所定の形状にフォトエ
ツチングするという同じ工程で形成しており、また、図
示はしていないが、第１図における信号線１３や補助容
量用電極１８もソース電極１４やドレイン電極１６と同
じ工程で形成しており、更に、補助容量用電極１８の一
端はドレイン電極１６と同様に、画素電極１５上に延在
して接続されている。こうして、所望の能動素子基板２
５が得られる。一方、例えばガラスかなる基板２６の一
主面上には、例えばＩＴＯからなる共通電極２７が形成
されることにより、対向基板２８が構成されている。そ
して、能動素子基板２５の能動素子１０等が形成された
一主面上には、更に全面に例えば低温キュア型のポリイ
ミド（ＰＩ）からなる配向膜２９が形成されており、ま
た、対向基板２８の共通電極２７が形成された一主面上
にも全面に同じく、例えば低温キュア型のポリイミドか
、らなる配向膜３０が形成されている。そして、能動素
子基板２５と対向基板２８の一主面上に、各々の配向膜
２９．３０を所定の方向に布等でこすることにより、ラ
ビングによる配向処理がそれぞれ施されるようになる。

更に、能動素子基板２５と対向基板２８とは互いの一生
面側が対向し且つ互いの配向軸が概略９０’をなすよう
に配置され、これらの間隙には表示媒体３１例えばネマ
チック型液晶が挟持されている。ここで、能動素子基板
２５と対向基板２８とを組み合わせる際に、配向膜２９
，３０のラビング方向は、良視角方向が正面方向に向く
ように設定されている。そして、能動素子基板２５と対
向基板２８の他主面側には、それぞれ偏光板３２．３３
が被着されており、能動素子基板２５と対向基板２８の
どちらか一方の他主面側から照明を行う形になっている
。

この実施例では、ゲート電極１２とドレイン電極１６の
間のゲート・ドレイン容１ｃ！ｌｌｄと、補助電極１７
と補助容量用電極１８の間に別途設けられた補助容量Ｃ
ｓとは、信号線１３と概略平行な方向に並んで形成され
ている。そして特に、ドレイン電極１６と補助容量用電
極１８は、中心線１９が同一となるように設計されてい
るので、ゲート・ドレイン容ｆｆ１ｃｑｄと補助容量Ｏ
３とは、走査線１１や信号線１３等の各電極のパターニ
ング時の位置ずれに対し概略一定の比、即ち、Ｃｃ＋ｄ
：（（ＣＩＣの最大値）＋Ｃ３）の比で増加或いは減少
する。この結果、この実施例において、ＣＲＴの画像信
号を用いて、グレースケールの変動を評価したが、画面
内におけるドレイン電極１６或いは補助容量用電極１８
がゲート電極１２或いは補助電極１７と重なった距離△
Ｌ（第１図参照）のばらつきは、画面品位上、問題とは
ならなかった。

また、ゲート配線抵抗と走査線１１の容量によるゲート
駆動パルスの伝搬歪を試験するため、書き込み特性につ
いても評価したが、従来の特性と何ら遜色のないもので
あった。更に、能動素子１０のドレイン電流−ゲート電
圧特性を測定したところ、オフ電流が約３　Ｘ１Ｏ−１
２（Ａ）　、オン電流が約２Ｘ１０’（Ａ＞で従来のＴ
ＰＴと同様であった。

［発明の効果］ この発明は、能動素子の電極形成時に位置ずれがあって
も、画面内及びロット毎の信号線と画素電極の容量結合
による画素電位の変動を低減することができる。また、
現状の製造工程に新たなプロセスを導入することなく、
再現性に優れた画面品位の高い均一なアクティブマトリ
クス型表示素子が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例における能動素子等の配列
状態を示す概略図、第２図はこの発明の一実施例におけ
る一画素部分を示す概略断面図、第３図は従来のアクテ
ィブマトリクス型表示素子の一例を示す等画回路図、第
４図は補助容量を設けた従来のアクティブマトリクス型
表示素子の一例の一画素における等価回路図でおる。 １０・・・・・・能動素子 １１・・・・・・走査線 １２・・・・・・ゲート電極 １３・・・・・・信号線 １４・・・・・・ソース電極 １５・・・・・・画素電極 １６・・・・・・ドレイン電極 １７・・・・・・補助電極 ２１・・・・・・ゲート絶縁膜 ２２・・・・・・チャンネル領域 ２５・・・・・・能動素子基板 ２７・・・・・・共通電極 ２８・・・・・・対向基板 ３１・・・・・・表示媒体 Ｃ３・・・・・・補助容量 Ｃｇｄ・・・・・・ゲート・ドレイン容量代理人　弁理
士　則　近　憲　佑 同　　　　竹　花　喜久男 １９↑・（縫 第１図 ｃ 第 図 第 図 第２図

Claims (1)

【特許請求の範囲】
1. 　一主面上に一画素ごとにゲート電極、ゲート絶縁膜、
   チャンネル領域、ソース電極及びドレイン電極を有する
   能動素子と前記ドレイン電極に接続された画素電極とが
   それぞれ配設され且つ所定の補助容量が別途設けられて
   おり、前記能動素子及び前記画素電極の周囲にはマトリ
   クス状に前記ゲート電極と一体の走査線及び前記ソース
   電極と一体の信号線が形成された能動素子基板と、この
   能動素子基板と対向して配置された共通電極を一主面上
   に有する対向基板と、前記能動素子基板と前記対向基板
   との間に挟持された表示媒体とを備えたアクティブマト
   リクス型表示素子において、前記ゲート電極と前記ドレ
   イン電極の間のゲート・ドレイン容量と前記補助容量は
   前記信号線と概略平行な方向に並んで形成されており、
   且つ電極形成時の位置ずれに伴う前記ゲート・ドレイン
   容量の変化量と前記補助容量の変化量の比は（前記ゲー
   ト・ドレイン容量の最大値）：（前記表示媒体の容量の
   最小値＋前記補助容量）から（前記ゲート・ドレイン容
   量の最小値）：（前記表示媒体の容量の最大値＋前記補
   助容量）までの範囲にあることを特徴とするアクティブ
   マトリクス型表示素子。