JP2693513B2 - アクティブマトリクス型液晶表示素子 - Google Patents
アクティブマトリクス型液晶表示素子Info
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- JP2693513B2 JP2693513B2 JP21369288A JP21369288A JP2693513B2 JP 2693513 B2 JP2693513 B2 JP 2693513B2 JP 21369288 A JP21369288 A JP 21369288A JP 21369288 A JP21369288 A JP 21369288A JP 2693513 B2 JP2693513 B2 JP 2693513B2
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
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- G02F1/133512—Light shielding layers, e.g. black matrix
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、薄膜トランジスタ（Thin Film Transist
er,TFT）をスイッチ素子として表示画素電極アレイを構
成したアクティブマトリクス型液晶表示素子に関する。
er,TFT）をスイッチ素子として表示画素電極アレイを構
成したアクティブマトリクス型液晶表示素子に関する。
（従来の技術） 近年、液晶を用いた表示素子は、テレビ表示やグラフ
ィックディスプレイ等を指向した大容量で高密度のアク
ティブマトリクス型表示素子の開発及び実用化が盛んで
ある。このような表示素子では、クロストークのない高
コントラストの表示が行えるように、各画素の駆動と制
御を行う手段として半導体スイッチが用いられる。その
半導体スイッチとしては、透過型表示が可能であり大面
積化も容易である等の理由から、透明絶縁基板上に形成
されたTFT等が、通常用いられている。
ィックディスプレイ等を指向した大容量で高密度のアク
ティブマトリクス型表示素子の開発及び実用化が盛んで
ある。このような表示素子では、クロストークのない高
コントラストの表示が行えるように、各画素の駆動と制
御を行う手段として半導体スイッチが用いられる。その
半導体スイッチとしては、透過型表示が可能であり大面
積化も容易である等の理由から、透明絶縁基板上に形成
されたTFT等が、通常用いられている。
第２図はTFTを備えた表示画素電極アレイを用いた液
晶表示素子の一画素を表す簡単な回路図である。同図に
おいて、交差する走査線１と信号線２の各交点位置には
TFT3が設けられ、TFT3のゲートは行ごとに走査線１に接
続され、TFT3のドレインは列ごとに信号線２に接続され
ている。また、TFT3のソースは表示画素電極４に接続さ
れており、表示画素電極４と対向電極５との間には液晶
層６が挟持されている。
晶表示素子の一画素を表す簡単な回路図である。同図に
おいて、交差する走査線１と信号線２の各交点位置には
TFT3が設けられ、TFT3のゲートは行ごとに走査線１に接
続され、TFT3のドレインは列ごとに信号線２に接続され
ている。また、TFT3のソースは表示画素電極４に接続さ
れており、表示画素電極４と対向電極５との間には液晶
層６が挟持されている。
次に、この液晶表示素子の駆動方法について説明す
る。即ち、TFT3のゲートに走査線選択電圧（Vg,on）が
印加されている期間（スイッチング期間）に、表示画素
電極４の電位が映像信号電位と同電位に設定され、TFT3
のゲートに走査線非選択電圧（Vg,off）が印加されてい
る期間は、表示画素電極４がこの電位を保持する。この
結果、表示画素電極４と、所定の電位に設定されている
対向電極５との間に挟持されている液晶層６に、映像信
号電圧に応じた電位差がかかる。そして、この電位差に
応じて液晶層６の配列状態が変化することにより、この
部分の光透過率も変化し、画像表示が行なわれる。ま
た、液晶層６は直流駆動すると、液晶分子の電気分解に
より劣化し寿命が短くなるため、交流駆動を行う。一般
的には、対向電極５の電位を直流電位に設定し、この対
向電極５の電位に対して映像信号電圧を偶奇フレームで
正負対称に設定することによって、交流駆動が行われ
る。即ち、映像信号電圧はある直流電圧（Vsc）と、映
像信号に対応した正負対称な交流電圧（Vsa）とが加算
されたものである。
る。即ち、TFT3のゲートに走査線選択電圧（Vg,on）が
印加されている期間（スイッチング期間）に、表示画素
電極４の電位が映像信号電位と同電位に設定され、TFT3
のゲートに走査線非選択電圧（Vg,off）が印加されてい
る期間は、表示画素電極４がこの電位を保持する。この
結果、表示画素電極４と、所定の電位に設定されている
対向電極５との間に挟持されている液晶層６に、映像信
号電圧に応じた電位差がかかる。そして、この電位差に
応じて液晶層６の配列状態が変化することにより、この
部分の光透過率も変化し、画像表示が行なわれる。ま
た、液晶層６は直流駆動すると、液晶分子の電気分解に
より劣化し寿命が短くなるため、交流駆動を行う。一般
的には、対向電極５の電位を直流電位に設定し、この対
向電極５の電位に対して映像信号電圧を偶奇フレームで
正負対称に設定することによって、交流駆動が行われ
る。即ち、映像信号電圧はある直流電圧（Vsc）と、映
像信号に対応した正負対称な交流電圧（Vsa）とが加算
されたものである。
ところで、第２図に示すように、TFT3のゲート・ソー
ス間には寄生容量（Cgs）が存在する。このCgsのため、
走査信号電圧がVg,onからVg,offに切り替わる際に、容
量分割により表示画素電極４のΔVpだけ負側にシフトす
る。このシフト量は、ΔVp〜ΔVg＊Cgs/（Cgs＋Clc）と
いう関係にある。ここで、ΔVg＝Vg,on−Vg,offであ
り、Clcは液晶層６の容量を表している。そこで、この
ΔVp分だけ対向電極５の電位を負側にシフトさせること
により、液晶層６に印加される電圧が偶奇フレームで等
しくなるようにする。
ス間には寄生容量（Cgs）が存在する。このCgsのため、
走査信号電圧がVg,onからVg,offに切り替わる際に、容
量分割により表示画素電極４のΔVpだけ負側にシフトす
る。このシフト量は、ΔVp〜ΔVg＊Cgs/（Cgs＋Clc）と
いう関係にある。ここで、ΔVg＝Vg,on−Vg,offであ
り、Clcは液晶層６の容量を表している。そこで、この
ΔVp分だけ対向電極５の電位を負側にシフトさせること
により、液晶層６に印加される電圧が偶奇フレームで等
しくなるようにする。
（発明が解決しようとする課題） しかしながら、Clcは印加される電圧に対して容量変
化を示すため、映像信号ごとにΔVpの値が異なる。即
ち、映像信号ごとに最適な対向電極電位が異なる。一般
に、対向電極電位は全画素に対して同時に同電位に設定
されるため、種々の映像信号電圧が与えられる表示画面
内では、全画素に対して同時に最適な対向電極電位に設
定することができない。この結果、表示画面のちらつき
であるフリッカーが生じる。
化を示すため、映像信号ごとにΔVpの値が異なる。即
ち、映像信号ごとに最適な対向電極電位が異なる。一般
に、対向電極電位は全画素に対して同時に同電位に設定
されるため、種々の映像信号電圧が与えられる表示画面
内では、全画素に対して同時に最適な対向電極電位に設
定することができない。この結果、表示画面のちらつき
であるフリッカーが生じる。
第３図は例えば特開昭56-162793号公報に記載されて
いて、上述の不具合を解決することが可能な液晶表示素
子の一画素を表す簡単な回路図である。同図において、
第３図に対応する部分には同一の符号を付してあり、印
加電圧に対する容量変化のない蓄積容量（Cs）をClcと
並列に新たに挿入することにより、ΔVpの映像信号電圧
依存性を低減させることができる。この結果、第２図に
示した例の場合と比べ、フリッカーを減少させることが
できる。
いて、上述の不具合を解決することが可能な液晶表示素
子の一画素を表す簡単な回路図である。同図において、
第３図に対応する部分には同一の符号を付してあり、印
加電圧に対する容量変化のない蓄積容量（Cs）をClcと
並列に新たに挿入することにより、ΔVpの映像信号電圧
依存性を低減させることができる。この結果、第２図に
示した例の場合と比べ、フリッカーを減少させることが
できる。
第４図は第３図に示した液晶表示素子について、表示
画素電極アレイ基板における一画素の平面構造を説明す
るための平面図である。同図に示すように、TFT10は、
走査線11と一体のゲート電極12、信号線13と一体のドレ
イン電極14、表示画素電極15に接続されたソース電極1
6、及び半導体層17から構成されている。また、走査線1
1と概略平行な方向には、補助容量形成用配線18が表示
画素電極15と部分的に絶縁膜（図示せず）を介して対向
するように形成されており、表示画素電極15と補助容量
形成用配線18との重なり部分で付加的な蓄積容量（Cs）
が得られる。
画素電極アレイ基板における一画素の平面構造を説明す
るための平面図である。同図に示すように、TFT10は、
走査線11と一体のゲート電極12、信号線13と一体のドレ
イン電極14、表示画素電極15に接続されたソース電極1
6、及び半導体層17から構成されている。また、走査線1
1と概略平行な方向には、補助容量形成用配線18が表示
画素電極15と部分的に絶縁膜（図示せず）を介して対向
するように形成されており、表示画素電極15と補助容量
形成用配線18との重なり部分で付加的な蓄積容量（Cs）
が得られる。
第４図において、補助容量形成用配線18は透明導電膜
或いは遮光性の金属膜で形成される。補助容量形成用配
線18を透明導電膜で形成する場合は、成膜工程やフォト
リソグラフィー工程が増加し、製造プロセス面での欠点
が多い。一方、補助容量形成用配線18を遮光性の金属膜
で形成する場合は、光が透過する部分の面積である開口
面積が低下し、液晶表示素子の光透過率の低下に直結す
る。
或いは遮光性の金属膜で形成される。補助容量形成用配
線18を透明導電膜で形成する場合は、成膜工程やフォト
リソグラフィー工程が増加し、製造プロセス面での欠点
が多い。一方、補助容量形成用配線18を遮光性の金属膜
で形成する場合は、光が透過する部分の面積である開口
面積が低下し、液晶表示素子の光透過率の低下に直結す
る。
この発明は、このような事情に鑑みてなされたもので
ある。
ある。
［発明の構成］ （課題を解決するための手段） この発明は、絶縁基板の一主面上にTFT及びこれに接
続される画素電極からなる一画素をマトリクス状に配し
且つ各画素に対し画素電極と絶縁膜を介して対向する遮
光性材料からなる容量形成用電極が設けられてなるアレ
イ基板と、絶縁基板の一主面上に共通電極及び遮光層を
形成してなる対向基板と、アレイ基板と対向基板を互い
の一主面側が対向するように組み合わせて得られる間隙
に挟持してなる液晶とを備えたアクティブマトリクス型
液晶表示素子についてのものである。そして、一画素に
ついての対向基板の一主面上への投影図で、遮光層のパ
ターンにより規定される開口部の輪郭線が、容量形成用
電極のパターン内に収まるようなアレイ構成としてい
る。
続される画素電極からなる一画素をマトリクス状に配し
且つ各画素に対し画素電極と絶縁膜を介して対向する遮
光性材料からなる容量形成用電極が設けられてなるアレ
イ基板と、絶縁基板の一主面上に共通電極及び遮光層を
形成してなる対向基板と、アレイ基板と対向基板を互い
の一主面側が対向するように組み合わせて得られる間隙
に挟持してなる液晶とを備えたアクティブマトリクス型
液晶表示素子についてのものである。そして、一画素に
ついての対向基板の一主面上への投影図で、遮光層のパ
ターンにより規定される開口部の輪郭線が、容量形成用
電極のパターン内に収まるようなアレイ構成としてい
る。
（作用） TFTを用いたアクティブマトリクス型液晶表示素子に
おいて、容量形成用電極を形成しない場合、或いは第４
図に示した例の場合には、アレイ基板と対向基板との貼
り合わせが精度範囲内でずれた場合にも、コントラスト
比の低下を防ぐために、対向基板上の遮光層パターン
は、表示画素電極パターン以外の部分、即ち、液晶層に
より変調されない光が透過する部分を覆うように形成さ
れる。具体的には、対向基板上の遮光層パターンが表示
画素電極パターンの周辺部分に貼り合わせ精度分だけ重
なり合うように形成される。従って、表示画素電極パタ
ーンの外周部に、表示に寄与しない無効領域が存在す
る。この発明では、この無効領域を付加的な蓄積容量
（Cs）の形成のために利用している。
おいて、容量形成用電極を形成しない場合、或いは第４
図に示した例の場合には、アレイ基板と対向基板との貼
り合わせが精度範囲内でずれた場合にも、コントラスト
比の低下を防ぐために、対向基板上の遮光層パターン
は、表示画素電極パターン以外の部分、即ち、液晶層に
より変調されない光が透過する部分を覆うように形成さ
れる。具体的には、対向基板上の遮光層パターンが表示
画素電極パターンの周辺部分に貼り合わせ精度分だけ重
なり合うように形成される。従って、表示画素電極パタ
ーンの外周部に、表示に寄与しない無効領域が存在す
る。この発明では、この無効領域を付加的な蓄積容量
（Cs）の形成のために利用している。
（実施例） 以下、図面を参照してこの発明を詳細に説明する。
第１図はこの発明の一実施例を示す図であり、同図
（ａ）はアレイ基板上の一画素部分の平面図、同図
（ｂ）は一画素部分の概略断面図、同図（ｃ）は一画素
部分での概略投影図を表している。第１図（ａ）におい
て、薄膜トランジスタ（TFT）20は、第４図の場合と同
様に、走査線21と一体のゲート電極22、信号線23と一体
のドレイン電極24、表示画素電極25に接続されたソース
電極26、及び半導体層27から構成されている。また、TF
T20近辺には、走査線21と概略平行な方向に直線状に延
び且つ表示画素電極25の周囲を絶縁膜（図示せず）を介
して取り囲むように、容量形成用電極28が形成されてお
り、表示画素電極25と容量形成用電極28との重なり部分
で付加的な蓄積容量（Cs）が得られる。
（ａ）はアレイ基板上の一画素部分の平面図、同図
（ｂ）は一画素部分の概略断面図、同図（ｃ）は一画素
部分での概略投影図を表している。第１図（ａ）におい
て、薄膜トランジスタ（TFT）20は、第４図の場合と同
様に、走査線21と一体のゲート電極22、信号線23と一体
のドレイン電極24、表示画素電極25に接続されたソース
電極26、及び半導体層27から構成されている。また、TF
T20近辺には、走査線21と概略平行な方向に直線状に延
び且つ表示画素電極25の周囲を絶縁膜（図示せず）を介
して取り囲むように、容量形成用電極28が形成されてお
り、表示画素電極25と容量形成用電極28との重なり部分
で付加的な蓄積容量（Cs）が得られる。
第１図（ｂ）は第１図（ａ）におけるＡ−Ａ′断面を
矢印方向からみたときに相当する。第１図（ｂ）におい
て、例えばガラスからなる絶縁基板30の一主面上には、
例えば遮光性材料であるCr（クロム）膜をスパッタ法で
被膜した後、所定の形状にフォトエッチングすることに
よりゲート電極22と容量形成用電極28が同時に形成さ
れ、更に、これを覆うように例えば酸化シリコン（SiO
x）からなるゲート絶縁膜31がプラズマCVD法により形成
されている。ここで、図示はしていないが、ゲート電極
22と容量形成用電極28が形成される際に、同じ工程で走
査線21も形成される。また、ゲート絶縁膜31が、第１図
（ａ）における容量形成用電極28と表示画素電極25との
間に介在する絶縁膜である。そして、ゲート絶縁膜31の
ゲート電極22に対向する部分には、例えばｉ型の水素化
アモルファスシリコン（ａ−Si:H）からなる半導体層27
がプラズマCVD法を利用して形成されており、更に、半
導体層27上には互いに電気的に分離されたｎ型ａ−Si:H
からなるドレイン領域32とソース領域33とが、同じくプ
ラズマCVD法を利用して設けられている。そして、半導
体層27のソース領域33側に隣接するゲート絶縁膜31上に
は、例えばITO（インジウム・チン・オキサイド）膜を
スパッタ法で被膜した後、所定の形状にフォトエッチン
グすることにより表示画素電極25が設けられている。ま
た、ソース領域33にはソース電極26の一端が接続され、
ソース電極26の他端は表示画素電極25上に延在して接続
されている。更に、ドレイン領域32にはドレイン電極24
の一端が接続されている。ここで、ドレイン電極24とソ
ース電極26とは、例えばMo（モリブデン）膜とAl（アル
ミニウム）膜とをスパッタ法で順次被膜した後、所定の
形状にフォトエッチングするという同じ工程で形成して
おり、また、図示はしていないが、第１図（ａ）におけ
る信号線23もドレイン電極24とソース電極26と同じ工程
で形成している。こうして、所望のアレイ基板34が得ら
れる。一方、例えばガラスからなる絶縁基板35の一主面
上には、例えばITOからなる共通電極36及び例えばAl
（アルミニウム）からなるブラックマトリクスとしての
遮光層37が順次形成されることにより、対向基板38が構
成されている。そして、アレイ基板34の一主面上には、
更に全面に例えば低温キュア型のポリイミド（PI）から
なる配向膜39が形成されており、また、対向基板38の一
主面上にも全面に同じく、例えば低温キュア型のポリイ
ミドからなる配向膜40が形成されている。そして、アレ
イ基板34と対向基板38の一主面上に、各々の配向膜39,4
0を所定の方向に布等でこすることにより、ラビングに
よる配向処理がそれぞれ施されるようになる。更に、ア
レイ基板34と対向基板38とは互いの一主面側が対向し且
つ互いの配向軸が概略90°をなすように組み合わせら
れ、これにより得られる間隙には液晶41が挟持されてい
る。そして、アレイ基板34と対向基板38の他主面側に
は、それぞれ偏光板42,43が被着されており、アレイ基
板34と対向基板38のどちらか一方の他主面側から照明を
行う形になっている。
矢印方向からみたときに相当する。第１図（ｂ）におい
て、例えばガラスからなる絶縁基板30の一主面上には、
例えば遮光性材料であるCr（クロム）膜をスパッタ法で
被膜した後、所定の形状にフォトエッチングすることに
よりゲート電極22と容量形成用電極28が同時に形成さ
れ、更に、これを覆うように例えば酸化シリコン（SiO
x）からなるゲート絶縁膜31がプラズマCVD法により形成
されている。ここで、図示はしていないが、ゲート電極
22と容量形成用電極28が形成される際に、同じ工程で走
査線21も形成される。また、ゲート絶縁膜31が、第１図
（ａ）における容量形成用電極28と表示画素電極25との
間に介在する絶縁膜である。そして、ゲート絶縁膜31の
ゲート電極22に対向する部分には、例えばｉ型の水素化
アモルファスシリコン（ａ−Si:H）からなる半導体層27
がプラズマCVD法を利用して形成されており、更に、半
導体層27上には互いに電気的に分離されたｎ型ａ−Si:H
からなるドレイン領域32とソース領域33とが、同じくプ
ラズマCVD法を利用して設けられている。そして、半導
体層27のソース領域33側に隣接するゲート絶縁膜31上に
は、例えばITO（インジウム・チン・オキサイド）膜を
スパッタ法で被膜した後、所定の形状にフォトエッチン
グすることにより表示画素電極25が設けられている。ま
た、ソース領域33にはソース電極26の一端が接続され、
ソース電極26の他端は表示画素電極25上に延在して接続
されている。更に、ドレイン領域32にはドレイン電極24
の一端が接続されている。ここで、ドレイン電極24とソ
ース電極26とは、例えばMo（モリブデン）膜とAl（アル
ミニウム）膜とをスパッタ法で順次被膜した後、所定の
形状にフォトエッチングするという同じ工程で形成して
おり、また、図示はしていないが、第１図（ａ）におけ
る信号線23もドレイン電極24とソース電極26と同じ工程
で形成している。こうして、所望のアレイ基板34が得ら
れる。一方、例えばガラスからなる絶縁基板35の一主面
上には、例えばITOからなる共通電極36及び例えばAl
（アルミニウム）からなるブラックマトリクスとしての
遮光層37が順次形成されることにより、対向基板38が構
成されている。そして、アレイ基板34の一主面上には、
更に全面に例えば低温キュア型のポリイミド（PI）から
なる配向膜39が形成されており、また、対向基板38の一
主面上にも全面に同じく、例えば低温キュア型のポリイ
ミドからなる配向膜40が形成されている。そして、アレ
イ基板34と対向基板38の一主面上に、各々の配向膜39,4
0を所定の方向に布等でこすることにより、ラビングに
よる配向処理がそれぞれ施されるようになる。更に、ア
レイ基板34と対向基板38とは互いの一主面側が対向し且
つ互いの配向軸が概略90°をなすように組み合わせら
れ、これにより得られる間隙には液晶41が挟持されてい
る。そして、アレイ基板34と対向基板38の他主面側に
は、それぞれ偏光板42,43が被着されており、アレイ基
板34と対向基板38のどちらか一方の他主面側から照明を
行う形になっている。
第１図（ｃ）は第１図（ａ）に相当する部分について
の対向基板38の一主面上への概略投影図を表している。
第１図（ｃ）において、遮光層37は第１図（ａ）におけ
る表示画素電極25に対応した所定の開口部を有してお
り、表示画素電極25を除く部分は完全に覆っている。ま
た、遮光層37のパターンにより規定される開口部の輪郭
線44が、容量形成用電極28のパターン内に収まるように
なっている。更に、第１図（ｃ）において、幅L1は容量
形成用電極28の外周と輪郭線44との間隔を示しているの
に対し、幅L2は容量形成用電極28の内周と輪郭線44との
間隔を示している。この幅L1,L2はともに、アレイ基板3
4と対向基板38の貼り合わせ精度以上の寸法に設定する
ことが望ましい。この理由は、幅L1の場合はアレイ基板
34と対向基板38の合わせずれによるコンラスト比の低下
を防ぐためであり、幅L2の場合はアレイ基板34と対向基
板38の合わせずれによる開口面積の変動をなくすか或い
は少なくするためである。
の対向基板38の一主面上への概略投影図を表している。
第１図（ｃ）において、遮光層37は第１図（ａ）におけ
る表示画素電極25に対応した所定の開口部を有してお
り、表示画素電極25を除く部分は完全に覆っている。ま
た、遮光層37のパターンにより規定される開口部の輪郭
線44が、容量形成用電極28のパターン内に収まるように
なっている。更に、第１図（ｃ）において、幅L1は容量
形成用電極28の外周と輪郭線44との間隔を示しているの
に対し、幅L2は容量形成用電極28の内周と輪郭線44との
間隔を示している。この幅L1,L2はともに、アレイ基板3
4と対向基板38の貼り合わせ精度以上の寸法に設定する
ことが望ましい。この理由は、幅L1の場合はアレイ基板
34と対向基板38の合わせずれによるコンラスト比の低下
を防ぐためであり、幅L2の場合はアレイ基板34と対向基
板38の合わせずれによる開口面積の変動をなくすか或い
は少なくするためである。
この実施例では、遮光層37のパターンにより規定され
る開口部の輪郭線44が、容量形成用電極28のパターン内
に収まるように、容量形成用電極28と遮光層37の形状を
工夫することにより、表示画素電極25のパターンの表示
に寄与しない無効領域を付加容量（Cs）形成することが
できる。この結果、容量形成用電極28の材料として、フ
ォトリソグラフィー工程が増加してしまう透明導電膜で
はなく、金属膜を選定したときにも、開口面積を大きく
とることができる。従って、この実施例は、従来に比
べ、表示が明るくてちらつきの少ない画質が得られる。
る開口部の輪郭線44が、容量形成用電極28のパターン内
に収まるように、容量形成用電極28と遮光層37の形状を
工夫することにより、表示画素電極25のパターンの表示
に寄与しない無効領域を付加容量（Cs）形成することが
できる。この結果、容量形成用電極28の材料として、フ
ォトリソグラフィー工程が増加してしまう透明導電膜で
はなく、金属膜を選定したときにも、開口面積を大きく
とることができる。従って、この実施例は、従来に比
べ、表示が明るくてちらつきの少ない画質が得られる。
なお、この実施例では、容量形成用電極28は走査線21
やゲート電極22と同時に形成したが、表示画素電極25と
絶縁膜を介して対向する形であれば、信号線23等と同時
に形成されるものであってもよいことは言うまでもな
い。
やゲート電極22と同時に形成したが、表示画素電極25と
絶縁膜を介して対向する形であれば、信号線23等と同時
に形成されるものであってもよいことは言うまでもな
い。
［発明の効果］ この発明は、アレイ基板上に形成された遮光性材料か
らなる容量形成用電極のパターンで開口領域を規定させ
ることにより、金属膜で付加的な蓄積容量（Cs）を形成
したときにも、光透過率の低下を最小限に抑えられ、表
示が明るくちらつきの少ない画質を得ることができる。
らなる容量形成用電極のパターンで開口領域を規定させ
ることにより、金属膜で付加的な蓄積容量（Cs）を形成
したときにも、光透過率の低下を最小限に抑えられ、表
示が明るくちらつきの少ない画質を得ることができる。
第１図はこの発明の一実施例を示す図、第２図と第３図
は従来のアクティブマトリクス型液晶表示素子の一画素
の一例を示す概略回路図、第４図は従来のアクティブマ
トリクス型液晶表示素子のアレイ基板における一画素の
平面構造を説明するための図である。 20……薄膜トランジスタ 25……表示画素電極 28……容量形成用電極 30,35……絶縁基板 34……アレイ基板 36……共通電極 37……遮光層 38……対向基板 41……液晶 44……輪郭線
は従来のアクティブマトリクス型液晶表示素子の一画素
の一例を示す概略回路図、第４図は従来のアクティブマ
トリクス型液晶表示素子のアレイ基板における一画素の
平面構造を説明するための図である。 20……薄膜トランジスタ 25……表示画素電極 28……容量形成用電極 30,35……絶縁基板 34……アレイ基板 36……共通電極 37……遮光層 38……対向基板 41……液晶 44……輪郭線
Claims (1)
- 【請求項１】絶縁基板の一主面上に薄膜トランジスタ及
びこれに接続される表示画素電極からなる一画素をマト
リクス状に配し且つ各画素に対し前記表示画素電極と絶
縁膜を介して対向する遮光性材料からなる容量形成用電
極が設けられてなるアレイ基板と、絶縁基板の一主面上
に共通電極及び前記表示画素電極に対応した所定の開口
部を有する遮光層を形成してなる対向基板と、前記アレ
イ基板と前記対向基板を互いの前記一主面側が対向する
ように組み合わせて得られる間隙に挟持してなる液晶と
を備えたアクティブマトリクス型液晶表示素子におい
て、 前記一画素についての前記対向基板の前記一主面上への
投影図で、前記遮光層のパターンにより規定される前記
開口部の輪郭線が、前記容量形成用電極のパターン内に
収まることを特徴とするアクティブマトリクス型液晶表
示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21369288A JP2693513B2 (ja) | 1988-08-30 | 1988-08-30 | アクティブマトリクス型液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21369288A JP2693513B2 (ja) | 1988-08-30 | 1988-08-30 | アクティブマトリクス型液晶表示素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0263020A JPH0263020A (ja) | 1990-03-02 |
| JP2693513B2 true JP2693513B2 (ja) | 1997-12-24 |
Family
ID=16643407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21369288A Expired - Lifetime JP2693513B2 (ja) | 1988-08-30 | 1988-08-30 | アクティブマトリクス型液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693513B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2875363B2 (ja) | 1990-08-08 | 1999-03-31 | 株式会社日立製作所 | 液晶表示装置 |
| KR940004322B1 (ko) * | 1991-09-05 | 1994-05-19 | 삼성전자 주식회사 | 액정표시장치 및 그 제조방법 |
| JPH05150262A (ja) * | 1991-11-28 | 1993-06-18 | Sanyo Electric Co Ltd | 液晶表示装置 |
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| JP2869238B2 (ja) * | 1992-02-07 | 1999-03-10 | シャープ株式会社 | アクティブマトリクス型液晶表示装置 |
| NL194848C (nl) * | 1992-06-01 | 2003-04-03 | Samsung Electronics Co Ltd | Vloeibaar-kristalindicatorinrichting. |
| JP2638713B2 (ja) * | 1992-07-16 | 1997-08-06 | 株式会社フロンテック | アクティブマトリックス液晶表示装置 |
| EP0592063A3 (en) * | 1992-09-14 | 1994-07-13 | Toshiba Kk | Active matrix liquid crystal display device |
| DE69333323T2 (de) * | 1992-09-18 | 2004-09-16 | Hitachi, Ltd. | Flüssigkristall-Anzeigevorrichtung |
| JP2803532B2 (ja) * | 1993-09-24 | 1998-09-24 | カシオ計算機株式会社 | 反射型アクティブマトリックス液晶表示装置 |
| JPH10325961A (ja) * | 1994-03-17 | 1998-12-08 | Hitachi Ltd | アクティブマトリクス型液晶表示装置 |
| TW347477B (en) * | 1994-09-30 | 1998-12-11 | Sanyo Electric Co | Liquid crystal display with storage capacitors for holding electric charges |
| JPH0926603A (ja) | 1995-05-08 | 1997-01-28 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP3966614B2 (ja) * | 1997-05-29 | 2007-08-29 | 三星電子株式会社 | 広視野角液晶表示装置 |
| ATE372449T1 (de) | 2001-12-03 | 2007-09-15 | Hitachi Metals Ltd | Keramischer wabenfilter |
| JP3971215B2 (ja) | 2002-03-13 | 2007-09-05 | 日本碍子株式会社 | 排ガス浄化用フィルター |
| US9335590B2 (en) * | 2011-10-27 | 2016-05-10 | Sharp Kabushiki Kaisha | Liquid crystal display element and liquid crystal display device |
-
1988
- 1988-08-30 JP JP21369288A patent/JP2693513B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0263020A (ja) | 1990-03-02 |
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