JPH0575057A

JPH0575057A - 半導体記憶装置

Info

Publication number: JPH0575057A
Application number: JP3338739A
Authority: JP
Inventors: Tatsuyuki Yutsugi; 達之湯次; Katsuji Iguchi; 勝次井口; Shigeo Onishi; 茂夫大西
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1991-07-17
Filing date: 1991-12-20
Publication date: 1993-03-26

Abstract

(57)【要約】【構成】２つのトランジスタと１つのキャパシタとで
１メモリセルが構成され、ビット線１０、反転ビット線
１１及びワード線５を有する半導体記憶装置であって、
キャパシタがキャパシタ上部電極１５、キャパシタ絶縁
膜及びキャパシタ下部電極１４から構成され、さらにキ
ャパシタ下部電極１４下方にビット線１０、反転ビット
線１１及びワード線５が形成されている半導体記憶装
置。【効果】キャパシタ上下部電極１４、１５の面積がビ
ット線１０及び反転ビット線１１により制限されること
なく、略セル面積一杯にまでキャパシタを形成すること
ができ、より大きなキャパシタ容量を得ることができ
る。またキャパシタ絶縁膜形成後に、強誘電体膜形成時
の処理温度より高い熱処理を行う必要がなくなり、強誘
電体膜の特性の劣化を防止することができ、高い信頼性
を有する半導体記憶装置を、歩留りよく製造することが
可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
より詳細には等価回路上、２つのトランジスタと１つの
キャパシタとで構成される半導体記憶装置に関する。

【０００２】

【従来の技術】従来より最も簡単なダイナミックＲＡＭ
として、図１０及び図１１に示したような１トランジス
タ１キャパシタから構成されるダイナミックＲＡＭが知
られている。これはトランジスタによりゲートをオン／
オフすることによりキャパシタの電荷量を変化させ、任
意のメモリセルに記憶を行うものである。

【０００３】図１１はＤＲＡＭセルを示す断面図であ
り、このＤＲＡＭセルは面積当たりの容量を増大させる
ために誘電率の大きい薄膜を挟んだコンデンサを有して
いる。図中（１）はシリコン基板を示しており、素子分
離領域（２）が形成されることにより、素子形成領域が
確保されたシリコン基板（１）上に酸化膜（４）を介し
てサイドウォール（６）とともにゲート電極（５）が形
成されている。このゲート電極（５）はワード線として
シリコン基板（１）上に配設されている。また、シリコ
ン基板（１）表面層であってゲート電極（５）の両端に
はソース／ドレイン領域（３）が形成されている。ゲー
ト電極（５）上から、ソース／ドレイン領域（３）上及
び素子分離領域（２）上にわたっては、ソース／ドレイ
ン領域（３）にコンタクトを有するキャパシタ下部電極
（６４）が絶縁膜（８）を介して積層されており、キャ
パシタ下部電極（６４）上には誘電体（６６）を介して
キャパシタ上部電極（６５）が積層されている。さらに
キャパシタ上部電極（６５）上には層間絶縁膜（６７）
が積層されている。また、キャパシタ下部電極（６４）
とコンタクトを有するソース／ドレイン領域（３）とは
反対側のソース／ドレイン領域（３）にビット線（６
０）が接続されている。

【０００４】

【発明が解決しようとする課題】上記の半導体記憶装置
においては、キャパシタに蓄積された電荷を保持するた
め、キャパシタ容量を大きくすることが必要であるが、
セルのキャパシタ容量増加とセルサイズの縮小とは相反
するため、セルを縮小するために種々の工夫が必要であ
るという課題があった。

【０００５】また、図１０及び図１１に示したように、
キャパシタ上下部電極（６４、６５）がビット線（６
０）より下方に位置するため、キャパシタ上下部電極
（６４、６５）はビット線（６０）より外側に位置する
ことができず、メモリセルに対するキャパシタ上下部電
極（６４、６５）の面積はビット線（６０）及び反転ビ
ット線（図示せず）によって制限されることとなるとい
う課題があった。

【０００６】さらに、２トランジスタ／１キャパシタで
１メモリセルが構成されている場合には、メモリセル内
部でトランジスタとキャパシタとを接続するために、シ
リコン基板（１）上に形成されたソース／ドレイン領域
（３）とキャパシタ上部電極（６５）とを接続させる必
要があり、メモリセル内でキャパシタ絶縁膜（６６）及
びキャパシタ上部電極（６５）の加工をしなければなら
ない。しかし、キャパシタ絶縁膜（６４）としてＰｂ成
分を含有する強誘電体膜が用いられている場合には、強
誘電体膜をＲＩＥにより加工するのは困難であり、製造
技術上の問題があった。

【０００７】本発明はこのような課題を鑑みなされたも
のであり、同じセル面積でもより大きなキャパシタ容量
を得ることができるとともに信頼性の高い半導体記憶装
置を提供することを目的としている。

【０００８】

【課題を解決するための手段】本発明によれば、２つの
トランジスタと１つのキャパシタとで１メモリセルが構
成され、ビット線、反転ビット線及びワード線を有する
半導体記憶装置であって、前記キャパシタがキャパシタ
上部電極、キャパシタ絶縁膜及びキャパシタ下部電極か
ら構成され、さらに前記キャパシタの下部電極下方に前
記ビット線、反転ビット線及びワード線が形成されてい
る半導体記憶装置が提供される。

【０００９】さらに、２つのトランジスタと２つのキャ
パシタとで１メモリセルが構成され、ビット線、反転ビ
ット線及びワード線を有する半導体記憶装置であって、
前記キャパシタがキャパシタ上部電極、キャパシタ絶縁
膜及びキャパシタ下部電極から構成されており、前記キ
ャパシタの２つの上部電極及び前記キャパシタの２つの
キャパシタ絶縁膜がそれぞれ一体化して形成されている
とともに、さらに前記キャパシタの下部電極下方に前記
ビット線、反転ビット線及びワード線が配設されている
半導体記憶装置が提供される。

【００１０】本発明における半導体装置を構成するキャ
パシタのキャパシタ絶縁膜としては、常誘電体膜を用い
ることができるが、ＰＺＴ、ＰＬＺＴ等の強誘電体膜が
好ましい。そして、その膜厚は５０〜３０００Åが好ま
しい。また、キャパシタをトランジスタ上に形成するこ
とによってワード線がキャパシタ下部に配設されること
になる。

【００１１】さらに、本発明において、キャパシタ下部
電極、キャパシタ上部電極としてＰｔ、Ｗ、Ｔｉ、Ｔｉ
Ｗ、ＴｉＮ及び各シリサイド等を使用することができ、
キャパシタ下部電極及びキャパシタ上部電極の膜厚はそ
れぞれ、１０００〜５０００Å、５００〜２０００Åが
好ましい。また、ゲート電極としてポリシリコン、シリ
サイド等を用いることができ、その膜厚は５００〜２５
００Åが好ましく、ビット線および反転ビット線とし
て、ポリシリコン、シリサイド、Ｗ、Ｔｉ、Ａｌ−Ｓｉ
等の金属を使用することができ、その膜厚は１０００〜
４０００Åが好ましい。

【００１２】さらに、酸化膜としては、ＳｉＯ₂膜、Ｓ
ｉＯ₂／ＳｉＮ膜等を用いることができ、それらの膜厚
はそれぞれ５００〜５０００Åが好ましい。

【００１３】

【作用】上記した構成によれば、キャパシタの下部電極
下方にビット線、反転ビット線及びワード線が形成され
ているので、キャパシタの下部電極及び上部電極の面積
がビット線及び反転ビット線により制限されることな
く、メモリセルに対して加工余裕、あわせマージンを除
いたセル面積一杯にまでキャパシタが形成されることと
なり、より大きなキャパシタ容量が得られる。

【００１４】また、キャパシタの２つの上部電極及び２
つのキャパシタ絶縁膜がそれぞれ一体化して形成されて
いる場合には、トランジスタとキャパシタとを接続する
ために、半導体基板上に形成されたソース／ドレイン領
域とキャパシタ上部電極とを接続させるために、メモリ
セル内で強誘電体膜であるキャパシタ絶縁膜及び上部電
極の加工をする必要がなくなり、製造歩留り、信頼性が
向上する。なお、この際、図８に示した第１のキャパシ
タと第２のキャパシタとが、実質的には１つのキャパシ
タと考えることができる。

【００１５】

【実施例】本発明に係るトランジスタとキャパシタとで
構成されるＤＲＡＭの実施例を図面に基づいて説明す
る。なお、従来例と同一機能を有する構成部品について
は、同一の符号を付すこととする。図１及び図２に示し
たように、本実施例のＤＲＡＭにおいて、（１）はシリ
コン基板を示しており、素子分離領域（２）が形成され
ることにより、素子形成領域が確保されたシリコン基板
（１）表面層にはソース／ドレイン領域（３）が形成さ
れている。また、シリコン基板（１）上であって、ソー
ス／ドレイン領域（３）とソース／ドレイン領域（３）
との間にはゲート酸化膜としてＳｉＯ₂膜（４）を介し
て、サイドウォール（６）が形成されたゲート電極
（５）が積層されており、ゲート電極（５）上には第１
のＳｉＯ₂膜（７）が形成されている。また、これらシ
リコン基板（１）、ゲート電極（５）及び第１のＳｉＯ
₂膜（７）上には第２のＳｉＯ₂膜（８）が積層されて
いる。そして、一方のソース／ドレイン領域（３）上に
はビット線（１０）が接続形成されており、ゲート電極
（５）及びビット線（１０）上に、さらに第３のＳｉＯ
₂膜（９）が形成されている。また、第３のＳｉＯ₂膜
（９）上には、ビット線（１０）が接続されたソース／
ドレイン領域（３）と反対側のソース／ドレイン領域
（３）上で接続されたキャパシタ下部電極（１４）が、
ゲート電極（５）からビット線（１０）上にわたって形
成されている。さらに、キャパシタ下部電極（１４）上
にはキャパシタ絶縁膜として、例えばＰＺＴ膜（１６）
を介してキャパシタ上部電極（１５）が積層されてい
る。従って、図３に示したように、２つのトランジスタ
（１２）、（１３）と１つのキャパシタ（２１）とで１
メモリセルが構成され、キャパシタ下部電極（１４）下
方にビット線（１０）、反転ビット線（１１）及びワー
ド線（ゲート電極（５））が形成されることになる。

【００１６】次にこのように構成されるＤＲＡＭの製造
方法を図４及び図５に基づいて説明する。図４は図１に
おけるＡ−Ａ’線概略断面図、図５は図１におけるＢ−
Ｂ’線概略断面図である。まず、Ｐ型シリコン基板
（１）上にＬＯＣＯＳ素子分離領域（２）を形成し、そ
の後、公知の方法によりゲート酸化膜として８０〜１２
０Åの厚さのＳｉＯ₂膜（４）、ポリシリコンを、例え
ば、１０００Å及びＳｉＯ₂膜１０００Åを順次堆積
し、フォトエッチング工程により、ゲート電極（５）及
び第１のＳｉＯ₂膜（７）を形成する。次いで、これら
ゲート電極（５）及び第１のＳｉＯ₂膜（７）をマスク
として、例えばＰを１×１０¹³ｃｍ^-2程度の濃度でイオ
ン注入し、ソース／ドレイン領域（３）を形成する。そ
の後、ゲート電極（５）及び第１のＳｉＯ₂膜（７）上
に１５００Å程度のＳｉＯ₂を積層し、ＲＩＥにより、
ゲート電極（５）及び第１のＳｉＯ₂膜（７）にサイド
ウォール（６）を形成する（図４（ａ）及び図５
（ａ））。

【００１７】次いで、シリコン基板（１）上に第２のＳ
ｉＯ₂膜（８）を１０００Å程度堆積した後、ビット線
（１０）と第１のトランジスタ（１２）とのコンタクト
部（１９）、及び反転ビット線（１１）と第２のトラン
ジスタ（１３）とのコンタクト部（２０）をフォトエッ
チングにより開口する。そして、シリコン基板（１）上
に、例えば、ポリシリコンを積層させて、公知の方法に
よりエッチングしてビット線（１０）及び反転ビット線
（１１）を形成する。さらにこれらビット線（１０）、
反転ビット線（１１）及びゲート電極（５）上に第３の
ＳｉＯ₂膜（９）を、１０００Å程度積層する（図４
（ｂ）及び図５（ｂ））。

【００１８】そして、第３のＳｉＯ₂膜（９）及び第２
のＳｉＯ₂膜（８）に、第１トランジスタ（１２）と後
工程で形成するキャパシタ下部電極（１４）とのコンタ
クト部（１７）をフォトエッチング工程で開口し（図４
（ｃ））、その上に、例えば、Ｗを１５００〜３０００
Å程度堆積したのち、フォトエッチング工程により所望
のキャパシタ下部電極（１４）を形成する。さらに、キ
ャパシタ下部電極（１４）上にはキャパシタ絶縁膜とし
て１０００Å程度のＰＺＴ膜（１６）を積層する。そし
て、ＰＺＴ膜（１６）、第３のＳｉＯ₂膜（９）及び第
２のＳｉＯ₂膜（８）に、第２トランジスタ（１３）と
後工程で形成するキャパシタ上部電極（１５）とのコン
タクト部（１８）をフォトエッチング工程で開口し（図
５（ｃ））、その上に、さらにＷを１５００〜３０００
Å程度積層させ、上記と同様の方法でエッチングし、キ
ャパシタ上部電極（１５）を形成する。

【００１９】その後、キャパシタ上部電極（１５）上に
層間絶縁膜としてＮＳＧ（図示せず）を１５００Å程
度、ＢＰＳＧ（図示せず）を６０００Å程度積層させ、
メモリセルを形成する。なお、上記実施例においては、
第１のトランジスタ（１２）とビット線（１０）とのコ
ンタクト部（１９）と、第２のトランジスタ（１３）と
反転ビット線（１１）とのコンタクト部（２０）とをワ
ード線（５）に対して同一の側に並設させた場合につい
て説明したが、図１において、第１のトランジスタ（１
２）とキャパシタ下部電極（１４）とのコンタクト部
（１７）及び第２のトランジスタ（１３）とキャパシタ
上部電極（１５）とのコンタクト部（１８）と、第１の
トランジスタ（１２）とビット線（１０）とのコンタク
ト部（１９）及び第２のトランジスタ（１３）と反転ビ
ット線（１１）とのコンタクト部（２０）とをワード線
（５）に対して反対に配設してもよい。また、例えば、
図６に示したように、第１のトランジスタ（１２）とビ
ット線（１０）とのコンタクト部（１９）と、第２のト
ランジスタ（１３）と反転ビット線（１１）とのコンタ
クト部（２０）とをワード線（５）に対して異なった側
に配設させてもよい。

【００２０】次に、別の実施例について、図７及び図８
に基づいて説明する。上記の実施例と異なる点は、図７
及び図８に示したように、キャパシタ下部電極（３４
ａ、３４ｂ）が、ほぼメモリセル全域に、２つに分割さ
れて形成されている点である。このように構成されるＤ
ＲＡＭを、図４を用いて説明する。

【００２１】上記の実施例と同様に、シリコン基板
（１）表面層にソース／ドレイン領域（３）を形成し、
シリコン基板（１）上に、順次、ＳｉＯ₂膜（４）、ゲ
ート電極（５）、第１のＳｉＯ₂膜（７）、サイドウォ
ール（６）、第２のＳｉＯ₂膜（８）、ビット線（１
０）及び第３のＳｉＯ₂膜（９）を積層形成する（図４
（ａ）、（ｂ））。

【００２２】次いで、上記の実施例と同様に第１トラン
ジスタ（１２）と後工程で形成するキャパシタ下部電極
（３４ａ）とのコンタクト部（４７）、第２トランジス
タ（１３）と後工程で形成するキャパシタ下部電極（３
４ｂ）とのコンタクト部（４８）をフォトエッチング工
程で開口し（図４（ｃ））、その上に、上記の実施例と
同様に、例えば、Ｗを１５００〜３０００Å程度堆積し
たのち、フォトエッチング工程により第１のキャパシタ
下部電極（３４ａ）及び第２のキャパシタ下部電極（３
４ｂ）を形成する（図４（ｃ））。

【００２３】そして、第１のキャパシタ下部電極（３４
ａ）及び第２のキャパシタ下部電極（３４ｂ）上であっ
て、略メモリセル全域に、上記の実施例と同様にＰＺＴ
膜（１６）を積層する。そして、ＰＺＴ膜（１６）上
に、さらにＷを１５００〜３０００Å程度積層させ、上
記と同様の方法でエッチングし、キャパシタ上部電極
（１５）を形成する。なお、この際、メモリセル内でＰ
ＺＴ膜（１６）をエッチング加工する必要はない。

【００２４】その後、キャパシタ上部電極（１５）上に
層間絶縁膜としてＮＳＧ（図示せず）を１５００Å程
度、ＢＰＳＧ（図示せず）を６０００Å程度積層させ、
メモリセルを形成する。なお、上記実施例においては、
第１のトランジスタ（１２）とビット線（１０）とのコ
ンタクト部（４９）と、第２のトランジスタ（１３）と
反転ビット線（１１）とのコンタクト部（５０）とをワ
ード線（５）に対して同一の側に並設させた場合につい
て説明したが、図７において、第１のトランジスタ（１
２）と第１のキャパシタ下部電極（３４ａ）とのコンタ
クト部（４７）及び第２のトランジスタ（１３）と第２
のキャパシタ下部電極（３４ｂ）とのコンタクト部（４
８）と、第１のトランジスタ（１２）とビット線（１
０）とのコンタクト部（４９）及び第２のトランジスタ
（１３）と反転ビット線（１１）とのコンタクト部（５
０）とをワード線（５）に対して反対に配設してもよ
い。また、例えば、図９に示したように、第１のトラン
ジスタ（１２）とビット線（１０）とのコンタクト部
（４９）と、第２のトランジスタ（１３）と反転ビット
線（１１）とのコンタクト部（５０）とをワード線
（５）に対して異なった側に配設させてもよい。

【００２５】

【発明の効果】本発明に係る半導体記憶装置によれば、
キャパシタの下部電極下方にビット線、反転ビット線及
びワード線が形成されているので、キャパシタの下部電
極及び上部電極の面積がビット線及び反転ビット線によ
り制限されることなく、メモリセルに対して加工余裕、
あわせマージンを除いたセル面積一杯にまでキャパシタ
を形成することができ、より大きなキャパシタ容量を得
ることができる。また、キャパシタの製造をビット線、
反転ビット線およびワード線の形成後に行うことができ
るので、キャパシタ絶縁膜に比較的高温に弱い強誘電体
膜を用いる場合でも、キャパシタ絶縁膜形成後に、強誘
電体膜形成時の処理温度より高い熱処理を行う必要がな
くなり、強誘電体膜の特性の劣化を防止することができ
る。

【００２６】さらに、キャパシタの２つの上部電極及び
２つのキャパシタ絶縁膜がそれぞれ一体化して形成され
ている場合には、半導体基板上に形成されたソース／ド
レイン領域とキャパシタ上部電極とを接続させるため、
メモリセル内で、強誘電体膜であるキャパシタ絶縁膜及
び上部電極の加工をする必要がなくなり、高い信頼性を
有する半導体記憶装置を、歩留りよく製造することが可
能となる。

【図面の簡単な説明】

【図１】本発明に係わる半導体記憶装置の一実施例を示
す平面図である。

【図２】図１における半導体記憶装置の概略断面図であ
る。

【図３】図１における半導体記憶装置の等価回路図であ
る。

【図４】本発明に係る半導体記憶装置の製造工程を説明
するための、図１におけるＡ−Ａ’線の概略断面図であ
る。

【図５】本発明に係る半導体記憶装置の製造工程を説明
するための、図１におけるＢ−Ｂ’線の概略断面図であ
る。

【図６】本発明に係わる半導体記憶装置の別の実施例を
示す平面図である。

【図７】本発明に係わる半導体記憶装置のさらに別の実
施例を示す平面図である。

【図８】図７における半導体記憶装置の等価回路図であ
る。

【図９】本発明に係わる半導体記憶装置のさらに別の実
施例を示す平面図である。

【図１０】従来の半導体記憶装置を示す平面図である。

【図１１】図１０におけるＡ−Ａ’線の概略断面図であ
る。

【符号の説明】

５ゲート電極（ワード線）１０ビット線１１反転ビット線１２第１トランジスタ１３第２トランジスタ１４キャパシタ下部電極１５キャパシタ上部電極１６ＰＺＴ膜（キャパシタ絶縁膜）２１キャパシタ３１ａ第１キャパシタ３１ｂ第２キャパシタ３４ａ第１のキャパシタ下部電極３４ｂ第２のキャパシタ下部電極

Claims

【特許請求の範囲】

【請求項１】２つのトランジスタと１つのキャパシタ
とで１メモリセルが構成され、ビット線、反転ビット線
及びワード線を有する半導体記憶装置であって、前記キ
ャパシタがキャパシタ上部電極、キャパシタ絶縁膜及び
キャパシタ下部電極から構成され、さらに前記キャパシ
タ下部電極下方に前記ビット線、反転ビット線及びワー
ド線が形成されていることを特徴とする半導体記憶装
置。
【請求項２】２つのトランジスタと２つのキャパシタ
とで１メモリセルが構成され、ビット線、反転ビット線
及びワード線を有する半導体記憶装置であって、前記キ
ャパシタがキャパシタ上部電極、キャパシタ絶縁膜及び
キャパシタ下部電極から構成されており、前記２つのキ
ャパシタ上部電極及び前記２つのキャパシタ絶縁膜がそ
れぞれ一体化して形成されているとともに、さらに前記
キャパシタ下部電極下方に前記ビット線、反転ビット線
及びワード線が配設されていることを特徴とする半導体
記憶装置。
【請求項３】キャパシタ絶縁膜として強誘電体膜が用
いられている請求項１または請求項２記載の半導体記憶
装置。