JP2000194432A - Ｃｍｏｓロジック用電源回路 - Google Patents
Ｃｍｏｓロジック用電源回路Info
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- JP2000194432A JP2000194432A JP10369095A JP36909598A JP2000194432A JP 2000194432 A JP2000194432 A JP 2000194432A JP 10369095 A JP10369095 A JP 10369095A JP 36909598 A JP36909598 A JP 36909598A JP 2000194432 A JP2000194432 A JP 2000194432A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳロジックでの貫通電流をコントロー
ルすることができ、消費電流のコントロールを容易にす
る。 【解決手段】 ダイオード接続されたＰチャネルＭＯＳ
トランジスタ１Ｐとダイオード接続されたＮチャネルＭ
ＯＳトランジスタ１Ｎとを互いに直列接続してなる直列
回路１と、電源端子ＶＤＤ、ＶＳＳとの間で、直列回路
１と直列に接続された電流源２とを設け、直列回路１と
電流源２との接続点からＣＭＯＳロジック、例えば、Ｃ
ＭＯＳインバータ４の電源を取り出す。通常はこうした
ロジックが多数つく。
ルすることができ、消費電流のコントロールを容易にす
る。 【解決手段】 ダイオード接続されたＰチャネルＭＯＳ
トランジスタ１Ｐとダイオード接続されたＮチャネルＭ
ＯＳトランジスタ１Ｎとを互いに直列接続してなる直列
回路１と、電源端子ＶＤＤ、ＶＳＳとの間で、直列回路
１と直列に接続された電流源２とを設け、直列回路１と
電流源２との接続点からＣＭＯＳロジック、例えば、Ｃ
ＭＯＳインバータ４の電源を取り出す。通常はこうした
ロジックが多数つく。
Description
【０００１】
【発明の技術分野】本発明はＣＭＯＳロジック用電源回
路に関し、特にはより低消費電流化が求められる技術領
域に好適なＣＭＯＳロジック用電源回路に関するもので
ある。
路に関し、特にはより低消費電流化が求められる技術領
域に好適なＣＭＯＳロジック用電源回路に関するもので
ある。
【０００２】
【従来の技術】通常、ＣＭＯＳロジックの電源は直接電
源端子から与えられている。例えば、図６に示すように
ＣＭＯＳインバータの場合、ＰチャネルＭＯＳトランジ
スタのソースは電源端子ＶＤＤ（電源電圧ＶＤＤ＝５
Ｖ）に接続される。
源端子から与えられている。例えば、図６に示すように
ＣＭＯＳインバータの場合、ＰチャネルＭＯＳトランジ
スタのソースは電源端子ＶＤＤ（電源電圧ＶＤＤ＝５
Ｖ）に接続される。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ものでは、ロジックレベルの移り変わりのときにＰチャ
ネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジス
タが共にオンする状態が生じ、その瞬間大きな電流が流
れるため、消費電流が大きくなる傾向があった。電源電
圧を低くしてもこの傾向は変わらない。また、アナログ
回路へのクロストークノイズの原因にもなる。
ものでは、ロジックレベルの移り変わりのときにＰチャ
ネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジス
タが共にオンする状態が生じ、その瞬間大きな電流が流
れるため、消費電流が大きくなる傾向があった。電源電
圧を低くしてもこの傾向は変わらない。また、アナログ
回路へのクロストークノイズの原因にもなる。
【０００４】
【課題を解決するための手段】本発明では、ＣＭＯＳロ
ジックにおいては、電源端子間にＰチャネルＭＯＳトラ
ンジスタ、ＮチャネルＭＯＳトランジスタがそれぞれ通
常１段分づつ設けられる点に着目し、ＮチャネルＭＯＳ
トランジスタ、ＰチャネルＭＯＳトランジスタのそれぞ
れのしきい値Ｖｔｈ（ＮＭＯＳ）、Ｖｔｈ（ＰＭＯＳ）
とし、電源電圧をＶｔｈ（ＮＭＯＳ）＋Ｖｔｈ（ＰＭＯ
Ｓ）に設定する。これによって貫通電流をコントロール
することを可能にする。また、プロセスのばらつきによ
るトランジスタのしきい値Ｖｔｈの変動による消費電流
への影響が少ない回路構成となる。
ジックにおいては、電源端子間にＰチャネルＭＯＳトラ
ンジスタ、ＮチャネルＭＯＳトランジスタがそれぞれ通
常１段分づつ設けられる点に着目し、ＮチャネルＭＯＳ
トランジスタ、ＰチャネルＭＯＳトランジスタのそれぞ
れのしきい値Ｖｔｈ（ＮＭＯＳ）、Ｖｔｈ（ＰＭＯＳ）
とし、電源電圧をＶｔｈ（ＮＭＯＳ）＋Ｖｔｈ（ＰＭＯ
Ｓ）に設定する。これによって貫通電流をコントロール
することを可能にする。また、プロセスのばらつきによ
るトランジスタのしきい値Ｖｔｈの変動による消費電流
への影響が少ない回路構成となる。
【０００５】さらに、トータルでの消費電流の瞬時値を
一定にすることでアナログ回路への悪影響を減らす。ま
た、消費電流のコントロールを容易になる。
一定にすることでアナログ回路への悪影響を減らす。ま
た、消費電流のコントロールを容易になる。
【０００６】
【発明の実施の形態】そこで、本発明では、ダイオード
接続されたＰチャネルＭＯＳトランジスタとダイオード
接続されたＮチャネルＭＯＳトランジスタとを互いに直
列接続してなる直列回路と、第１の電源端子と当該第１
の電源端子と異なる電位の第２の電源端子との間で、上
記直列回路と直列に接続された電流源とを設け、上記直
列回路と上記電流源との接続点からＣＭＯＳロジックの
電源を取り出す。上記接続点から直接ＣＭＯＳロジック
の電源を取り出すことが好ましく、上記接続点からバッ
ファを介してＣＭＯＳロジックの電源を取り出すことも
できる。
接続されたＰチャネルＭＯＳトランジスタとダイオード
接続されたＮチャネルＭＯＳトランジスタとを互いに直
列接続してなる直列回路と、第１の電源端子と当該第１
の電源端子と異なる電位の第２の電源端子との間で、上
記直列回路と直列に接続された電流源とを設け、上記直
列回路と上記電流源との接続点からＣＭＯＳロジックの
電源を取り出す。上記接続点から直接ＣＭＯＳロジック
の電源を取り出すことが好ましく、上記接続点からバッ
ファを介してＣＭＯＳロジックの電源を取り出すことも
できる。
【０００７】
【実施例】次に、本発明の第１実施例のＣＭＯＳロジッ
ク用電源回路について説明する。まず、本例の構成につ
いて図１を参照しながら説明する。ＰチャネルＭＯＳト
ランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１は
ダイオード接続されている。すなわち、それぞれドレイ
ンとゲートとを接続してある。ＰチャネルＭＯＳトラン
ジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１の互い
のドレイン、ゲート同士を接続し、直列回路１を構成し
ている。この直列回路１と電流源２とが電源端子ＶＳＳ
（０Ｖ）と電源端子ＶＤＤ（５Ｖ）との間で直列に接続
されている。ＮチャネルＭＯＳトランジスタＮ１のソー
スを電源端子ＶＳＳ（０Ｖ）に接続し、ＰチャネルＭＯ
ＳトランジスタＰ１のソースを電流源２を介して電源端
子ＶＤＤに接続してある。なお、ここでは、電源端子Ｖ
ＤＤ（５Ｖ）は、ＣＭＯＳロジックを含む集積回路（図
示しない。）の電源電圧の電源端子として述べるが、こ
れに限らず、これにより低い電圧の端子であっても良
い。また、同図において、電流源２に添えられた矢印は
電流の向きを示しており、以下に述べる図においても同
様である。直列回路１と電流源２との接続点に端子Ｔを
設け、バッファ３の負相入力に接続してある。バッファ
３の出力端子をＣＭＯＳロジック用の電源端子Ｖｏｕｔ
として用いる。例えば、電源端子Ｖｏｕｔと電源端子Ｖ
ＳＳとの間にＰチャネルＭＯＳトランジスタＰ２とＮチ
ャネルＭＯＳトランジスタＮ２とを直列に接続し、ＣＭ
ＯＳインバータ４を設ける。通常はこうしたロジックが
多数配置されるが、以上の構成の場合、ＮチャネルＭＯ
Ｓトランジスタ、ＰチャネルＭＯＳトランジスタのそれ
ぞれのしきい値Ｖｔｈ（ＮＭＯＳ）、Ｖｔｈ（ＰＭＯ
Ｓ）とすると、電流源２によってＶｔｈ（ＮＭＯＳ）＋
Ｖｔｈ（ＰＭＯＳ）の電位を作り、バッファ３を通して
ＣＭＯＳロジックに電源を与える。このため、ＣＭＯＳ
インバータ４の貫通電流は電流源２によってコントロー
ルできる。具体的にはＣＭＯＳインバータ４のＰチャネ
ルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジ
スタＮ２のサイズをそれぞれＰチャネルＭＯＳトランジ
スタＰ１、ＮチャネルＭＯＳトランジスタＮ１のサイズ
と同一に設定したとき、貫通電流は電流源２に流れる電
流値となる。これにより、プロセスのばらつきによるト
ランジスタのしきい値Ｖｔｈの変動によらず、貫通電流
全体のコントロールが可能となる。
ク用電源回路について説明する。まず、本例の構成につ
いて図１を参照しながら説明する。ＰチャネルＭＯＳト
ランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１は
ダイオード接続されている。すなわち、それぞれドレイ
ンとゲートとを接続してある。ＰチャネルＭＯＳトラン
ジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１の互い
のドレイン、ゲート同士を接続し、直列回路１を構成し
ている。この直列回路１と電流源２とが電源端子ＶＳＳ
（０Ｖ）と電源端子ＶＤＤ（５Ｖ）との間で直列に接続
されている。ＮチャネルＭＯＳトランジスタＮ１のソー
スを電源端子ＶＳＳ（０Ｖ）に接続し、ＰチャネルＭＯ
ＳトランジスタＰ１のソースを電流源２を介して電源端
子ＶＤＤに接続してある。なお、ここでは、電源端子Ｖ
ＤＤ（５Ｖ）は、ＣＭＯＳロジックを含む集積回路（図
示しない。）の電源電圧の電源端子として述べるが、こ
れに限らず、これにより低い電圧の端子であっても良
い。また、同図において、電流源２に添えられた矢印は
電流の向きを示しており、以下に述べる図においても同
様である。直列回路１と電流源２との接続点に端子Ｔを
設け、バッファ３の負相入力に接続してある。バッファ
３の出力端子をＣＭＯＳロジック用の電源端子Ｖｏｕｔ
として用いる。例えば、電源端子Ｖｏｕｔと電源端子Ｖ
ＳＳとの間にＰチャネルＭＯＳトランジスタＰ２とＮチ
ャネルＭＯＳトランジスタＮ２とを直列に接続し、ＣＭ
ＯＳインバータ４を設ける。通常はこうしたロジックが
多数配置されるが、以上の構成の場合、ＮチャネルＭＯ
Ｓトランジスタ、ＰチャネルＭＯＳトランジスタのそれ
ぞれのしきい値Ｖｔｈ（ＮＭＯＳ）、Ｖｔｈ（ＰＭＯ
Ｓ）とすると、電流源２によってＶｔｈ（ＮＭＯＳ）＋
Ｖｔｈ（ＰＭＯＳ）の電位を作り、バッファ３を通して
ＣＭＯＳロジックに電源を与える。このため、ＣＭＯＳ
インバータ４の貫通電流は電流源２によってコントロー
ルできる。具体的にはＣＭＯＳインバータ４のＰチャネ
ルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジ
スタＮ２のサイズをそれぞれＰチャネルＭＯＳトランジ
スタＰ１、ＮチャネルＭＯＳトランジスタＮ１のサイズ
と同一に設定したとき、貫通電流は電流源２に流れる電
流値となる。これにより、プロセスのばらつきによるト
ランジスタのしきい値Ｖｔｈの変動によらず、貫通電流
全体のコントロールが可能となる。
【０００８】次に本発明の第２実施例について説明す
る。上記第１実施例では、バッファ３自体が電流を消費
してしまうが、この消費電流値を低く抑えることは、そ
の素子特性のため、バッファの安定性の問題が生じやす
い。また、ＣＭＯＳロジック特有のクロックの立上がり
（又は立下がり）とその直後に電流値が最大となるスパ
イク状の電流波形については、従来のものと同様のであ
る。
る。上記第１実施例では、バッファ３自体が電流を消費
してしまうが、この消費電流値を低く抑えることは、そ
の素子特性のため、バッファの安定性の問題が生じやす
い。また、ＣＭＯＳロジック特有のクロックの立上がり
（又は立下がり）とその直後に電流値が最大となるスパ
イク状の電流波形については、従来のものと同様のであ
る。
【０００９】そこで、第２実施では、図２に示すように
バッファ３を廃し、直列回路１と電流源２との接続点を
直接、ＣＭＯＳロジック用電源端子出力端子Ｖｏｕｔと
してある。なお、図２において図１に示したものと同じ
符号は図１に示したものと同じ構成要素を示してあり、
以下に述べる各図においても同様のものとする。このよ
うな構成により、バッファでの消費電流をなくなる。Ｃ
ＭＯＳロジックでの消費電流は常に電流源２に流れる電
流値Ｉそのものとなる。そのため、クロストークノイズ
を大幅に減らすことができ、アナログ回路への悪影響も
大幅に減らすことができる。さらに完全に電流源２によ
ってロジック部の消費電流をコントロールできる。
バッファ３を廃し、直列回路１と電流源２との接続点を
直接、ＣＭＯＳロジック用電源端子出力端子Ｖｏｕｔと
してある。なお、図２において図１に示したものと同じ
符号は図１に示したものと同じ構成要素を示してあり、
以下に述べる各図においても同様のものとする。このよ
うな構成により、バッファでの消費電流をなくなる。Ｃ
ＭＯＳロジックでの消費電流は常に電流源２に流れる電
流値Ｉそのものとなる。そのため、クロストークノイズ
を大幅に減らすことができ、アナログ回路への悪影響も
大幅に減らすことができる。さらに完全に電流源２によ
ってロジック部の消費電流をコントロールできる。
【００１０】また、本例の構成では、電源端子Ｖｏｕ
ｔ、電源端子ＶＳＳ間の電圧は一定ではなくなる。ＣＭ
ＯＳロジックが大きな電流値を消費しているときは、Ｐ
チャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳト
ランジスタＮ１に流れる電流値は小さくなるので、電源
端子Ｖｏｕｔの電位もそれに伴って低くなる。それによ
ってＣＭＯＳロジックの消費電流が小さくなるというネ
ガティブフィードバックが働く回路構成となっている。
具体的には、クロックの立下がり（又は立上がり）とそ
の直後にＣＭＯＳロジックでの消費電流は増加するが、
電源端子Ｖｏｕｔの電位もそれに伴って低くなるため、
図６に示す従来のもののように著しい増加にはならな
い。このようなネガティブフィードバックによる穏やか
な消費電流の変動動作は、クロストークノイズ等のアナ
ログ回路への悪影響を少なくできる。
ｔ、電源端子ＶＳＳ間の電圧は一定ではなくなる。ＣＭ
ＯＳロジックが大きな電流値を消費しているときは、Ｐ
チャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳト
ランジスタＮ１に流れる電流値は小さくなるので、電源
端子Ｖｏｕｔの電位もそれに伴って低くなる。それによ
ってＣＭＯＳロジックの消費電流が小さくなるというネ
ガティブフィードバックが働く回路構成となっている。
具体的には、クロックの立下がり（又は立上がり）とそ
の直後にＣＭＯＳロジックでの消費電流は増加するが、
電源端子Ｖｏｕｔの電位もそれに伴って低くなるため、
図６に示す従来のもののように著しい増加にはならな
い。このようなネガティブフィードバックによる穏やか
な消費電流の変動動作は、クロストークノイズ等のアナ
ログ回路への悪影響を少なくできる。
【００１１】以上のように本例では、プロセスのばらつ
きは勿論、本来の電源電圧にも関係なく、貫通電流のコ
ントロールも消費電流のコントロールも良好に行われ
る。
きは勿論、本来の電源電圧にも関係なく、貫通電流のコ
ントロールも消費電流のコントロールも良好に行われ
る。
【００１２】なお、本例は図２に示す構成に限らず、例
えば、図３乃至図５に示すように構成することもでき
る。図３においては、ＰチャネルＭＯＳトランジスタ１
Ｐ、ＮチャネルＭＯＳトランジスタ１Ｎの配置を入れ替
えてある。図４においては、電流源２の極性を反転して
ある。図５においては、ＰチャネルＭＯＳトランジスタ
１Ｐ、ＮチャネルＭＯＳトランジスタ１Ｎのドレイン同
士を抵抗Ｒを介して接続してある。これらのように変更
した場合も、詳しく述べないが、図２のものと同様の動
作により、同様の作用効果を奏する。これらは単なるバ
リエーションのいくつかに過ぎずない。
えば、図３乃至図５に示すように構成することもでき
る。図３においては、ＰチャネルＭＯＳトランジスタ１
Ｐ、ＮチャネルＭＯＳトランジスタ１Ｎの配置を入れ替
えてある。図４においては、電流源２の極性を反転して
ある。図５においては、ＰチャネルＭＯＳトランジスタ
１Ｐ、ＮチャネルＭＯＳトランジスタ１Ｎのドレイン同
士を抵抗Ｒを介して接続してある。これらのように変更
した場合も、詳しく述べないが、図２のものと同様の動
作により、同様の作用効果を奏する。これらは単なるバ
リエーションのいくつかに過ぎずない。
【００１３】
【発明の効果】本発明によれば、プロセスのばらつきに
よるトランジスタのしきい値電圧の変動や電源電圧の変
動によらず、ＣＭＯＳロジックでの貫通電流をコントロ
ールすることができ、消費電流のコントロールが容易に
でき、消費電流のばらつきを抑えることができる。
よるトランジスタのしきい値電圧の変動や電源電圧の変
動によらず、ＣＭＯＳロジックでの貫通電流をコントロ
ールすることができ、消費電流のコントロールが容易に
でき、消費電流のばらつきを抑えることができる。
【００１４】請求項２の発明では、消費電流のコントロ
ールができ、ＣＭＯＳロジック用電源回路の低消費電流
化を進めることが可能となる。加えて、クロストークノ
イズ等のアナログ回路への悪影響を効果的に抑えること
が可能となる。
ールができ、ＣＭＯＳロジック用電源回路の低消費電流
化を進めることが可能となる。加えて、クロストークノ
イズ等のアナログ回路への悪影響を効果的に抑えること
が可能となる。
【図１】本発明の第１実施例のＣＭＯＳロジック用電源
回路の構成を示す説明図。
回路の構成を示す説明図。
【図２】本発明の第２実施例のＣＭＯＳロジック用電源
回路の構成を示す説明図。
回路の構成を示す説明図。
【図３】本発明の第２実施例の構成の一部に変更を加え
たものを示す説明図。
たものを示す説明図。
【図４】本発明の第２実施例の構成の一部に変更を加え
たものを示す説明図。
たものを示す説明図。
【図５】本発明の第２実施例の構成の一部に変更を加え
たものを示す説明図。
たものを示す説明図。
【図６】従来の技術を説明するための説明図。
１ 直列回路 １Ｐ ＰチャネルＭＯＳトランジスタ １Ｎ ＮチャネルＭＯＳトランジスタ ２ 電流源 ３ バッファ
Claims (3)
- 【請求項１】 ダイオード接続されたＰチャネルＭＯＳ
トランジスタとダイオード接続されたＮチャネルＭＯＳ
トランジスタとを互いに直列接続してなる直列回路と、
第１の電源端子と当該第１の電源端子と異なる電位の第
２の電源端子との間で、上記直列回路と直列に接続され
た電流源とを含み、 上記直列回路と上記電流源との接続点からＣＭＯＳロジ
ックの電源を取り出すように構成してあることを特徴と
するＣＭＯＳロジック用電源回路。 - 【請求項２】 上記接続点から直接ＣＭＯＳロジックの
電源を取り出すことを特徴とする請求項１に記載のＣＭ
ＯＳロジック用電源回路。 - 【請求項３】 上記接続点からバッファを介してＣＭＯ
Ｓロジックの電源を取り出すことを特徴とする請求項１
に記載のＣＭＯＳロジック用電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36909598A JP3565067B2 (ja) | 1998-12-25 | 1998-12-25 | Ｃｍｏｓロジック用電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36909598A JP3565067B2 (ja) | 1998-12-25 | 1998-12-25 | Ｃｍｏｓロジック用電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000194432A true JP2000194432A (ja) | 2000-07-14 |
| JP3565067B2 JP3565067B2 (ja) | 2004-09-15 |
Family
ID=18493554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36909598A Expired - Fee Related JP3565067B2 (ja) | 1998-12-25 | 1998-12-25 | Ｃｍｏｓロジック用電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3565067B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2853475A1 (fr) * | 2003-04-01 | 2004-10-08 | Atmel Nantes Sa | Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant |
| JP2009010498A (ja) * | 2007-06-26 | 2009-01-15 | Nec Electronics Corp | 半導体回路 |
| CN102207743A (zh) * | 2010-03-29 | 2011-10-05 | 精工电子有限公司 | 内部电源电压生成电路 |
| CN109308089A (zh) * | 2017-07-28 | 2019-02-05 | 原相科技股份有限公司 | 具有适应电压的参考电压发生器及集成电路芯片 |
| CN110995253A (zh) * | 2019-11-05 | 2020-04-10 | 芯创智（北京）微电子有限公司 | 一种延时单元电路及环形压控振荡器 |
-
1998
- 1998-12-25 JP JP36909598A patent/JP3565067B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2853475A1 (fr) * | 2003-04-01 | 2004-10-08 | Atmel Nantes Sa | Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant |
| EP1487106A1 (fr) * | 2003-04-01 | 2004-12-15 | Atmel Nantes Sa | Circuit intégré délivrant des niveaux logiques à une tension indépendante de la tension d'alimentation, sans régulateurs associé pour la partie puissance, et module de communication correspondant |
| US7138854B2 (en) | 2003-04-01 | 2006-11-21 | Atmel Nantes S.A. | Integrated circuit delivering logic levels at a voltage independent from the mains voltage, with no attached regulator for the power section, and corresponding communication module |
| JP2009010498A (ja) * | 2007-06-26 | 2009-01-15 | Nec Electronics Corp | 半導体回路 |
| CN102207743A (zh) * | 2010-03-29 | 2011-10-05 | 精工电子有限公司 | 内部电源电压生成电路 |
| JP2011211444A (ja) * | 2010-03-29 | 2011-10-20 | Seiko Instruments Inc | 内部電源電圧生成回路 |
| CN109308089A (zh) * | 2017-07-28 | 2019-02-05 | 原相科技股份有限公司 | 具有适应电压的参考电压发生器及集成电路芯片 |
| CN109308089B (zh) * | 2017-07-28 | 2020-06-26 | 原睿科技股份有限公司 | 具有适应电压的参考电压发生器及集成电路芯片 |
| US10707757B2 (en) | 2017-07-28 | 2020-07-07 | Audiowise Technology Inc. | Reference voltage generator with adaptive voltage and power circuit |
| CN110995253A (zh) * | 2019-11-05 | 2020-04-10 | 芯创智（北京）微电子有限公司 | 一种延时单元电路及环形压控振荡器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3565067B2 (ja) | 2004-09-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031209 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040531 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |