JPH0220017B2 - - Google Patents
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- JPH0220017B2 JPH0220017B2 JP56102875A JP10287581A JPH0220017B2 JP H0220017 B2 JPH0220017 B2 JP H0220017B2 JP 56102875 A JP56102875 A JP 56102875A JP 10287581 A JP10287581 A JP 10287581A JP H0220017 B2 JPH0220017 B2 JP H0220017B2
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- JP
- Japan
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- bipolar transistor
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- transistor
- base
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- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はICメモリ装置等から出力される信号
レベルをこれと異なる任意の電圧レベルに変換す
るレベル変換回路に関するものである。
レベルをこれと異なる任意の電圧レベルに変換す
るレベル変換回路に関するものである。
ランダム・アクセス・メモリ（以下RAMと云
う）等の回路内部のMOS動作レベル、例えばア
ース電位（VEE）を0Vとし、このアース電位VEE
より5V高い電圧VCC間を論理振幅として動作する
TTLレベル（トランジスタ・トランジスタ・ロ
ジツクレベル）をECL（エミツタ・カツプルド・
ロジツク）レベル、例えばアース電位（VCC）を
0Vとし、かつこれより−5.2V低い電圧VEEを論理
振幅とする電圧レベルに変換する場合は、TTL
（MOS）−ECLコンバータを用いて5V、0V、−
５、2Vの電圧を発生させることで行うようにし
ている。
う）等の回路内部のMOS動作レベル、例えばア
ース電位（VEE）を0Vとし、このアース電位VEE
より5V高い電圧VCC間を論理振幅として動作する
TTLレベル（トランジスタ・トランジスタ・ロ
ジツクレベル）をECL（エミツタ・カツプルド・
ロジツク）レベル、例えばアース電位（VCC）を
0Vとし、かつこれより−5.2V低い電圧VEEを論理
振幅とする電圧レベルに変換する場合は、TTL
（MOS）−ECLコンバータを用いて5V、0V、−
５、2Vの電圧を発生させることで行うようにし
ている。
しかし、かかる方式は３つの電源が必要である
ため、集積度に影響する。
ため、集積度に影響する。
そこで、本発明は上記点に鑑みなされたもの
で、その目的とするところは２電源を利用してこ
れを論理振幅として動作するMOSレベルを他の
異なる電圧レベルに変換し、該変換手段を直結す
ることで必要とするレベルの電圧を取出し得るよ
うにしたレベル変換回路を提供するにある。
で、その目的とするところは２電源を利用してこ
れを論理振幅として動作するMOSレベルを他の
異なる電圧レベルに変換し、該変換手段を直結す
ることで必要とするレベルの電圧を取出し得るよ
うにしたレベル変換回路を提供するにある。
上記の目的は、低電位側電源を基準電位とする
第１の論理信号を高電位側電源を基準電位とする
第２の論理信号へ変換する回路であつて、第１、
第２のバイポーラトランジスタを具備し、第１、
第２のバイポーラトランジスタのコレクタに第２
の論理信号の基準電位を印加し、第１のバイポー
ラトランジスタのエミツタを第２のバイポーラト
ランジスタのベースに接続すると共に、第２のバ
イポーラトランジスタのエミツタを出力端とし、
第１の論理信号の一方の論理レベルでは第２のバ
イポーラトランジスタのベースに第２の論理信号
の基準電位を印加して導通させ、他方の論理レベ
ルでは第１のバイポーラトランジスタのベースに
第２の論理信号の基準電位を印加し、第１のバイ
ポーラトランジスタを介して第２のバイポーラト
ランジスタを導通させる様にしたことを特徴とす
るレベル変換回路によつて達成される。
第１の論理信号を高電位側電源を基準電位とする
第２の論理信号へ変換する回路であつて、第１、
第２のバイポーラトランジスタを具備し、第１、
第２のバイポーラトランジスタのコレクタに第２
の論理信号の基準電位を印加し、第１のバイポー
ラトランジスタのエミツタを第２のバイポーラト
ランジスタのベースに接続すると共に、第２のバ
イポーラトランジスタのエミツタを出力端とし、
第１の論理信号の一方の論理レベルでは第２のバ
イポーラトランジスタのベースに第２の論理信号
の基準電位を印加して導通させ、他方の論理レベ
ルでは第１のバイポーラトランジスタのベースに
第２の論理信号の基準電位を印加し、第１のバイ
ポーラトランジスタを介して第２のバイポーラト
ランジスタを導通させる様にしたことを特徴とす
るレベル変換回路によつて達成される。
以下、本発明の具体的実施例を図面について説
明する。
明する。
第１図は本発明にかかるレベル変換回路の一例
を示すもので、Q1はデプリーシヨン形のMOSト
ランジスタ、Q2はエンハンスメント形のMOSト
ランジスタであり、該MOSトランジスタQ1，Q2
は論理ゲートを構成するもので、電源VDDとアー
ス電源VCCに直列に接続され、その各ゲートは入
力端子T1，T2にそれぞれ接続されているととも
に、入力端子T1，T2には電源VDD（例えば5V）と
アース電源VEE（例えば0V）間を論理振幅として
動作する互に逆相の論理信号が入力されるように
なつている。また、前記MOSトランジスタQ1の
ソースとMOSトランジスタQ2のドレインとの接
続点Ａと電源VDD間にはレベルダウン用のバイポ
ーラトランジスタQ3のエミツタ・コレタク間が
接続され、かつ該バイポーラトランジスタQ3の
ベースは前記MOSトランジスタQ2のゲート端子
T2に接続されている。さらにまた、前記接続点
Ａにはレベルダウン用バイポーラトランジスタ
Q4のベースが接続され、該バイポーラトランジ
スタQ4のコレクタは前記電源VDDに、かつそのエ
ミツタは出力端子T3にそれぞれ接続されている
とともに、出力端子T3にはECL等を等価的に表
わした模擬負荷RLが接続されている。T4は模擬
負荷RLの外部電源端子で、該電源端子T4には模
擬負荷RLに対応して任意の電位が供給されるよ
うになつている。
を示すもので、Q1はデプリーシヨン形のMOSト
ランジスタ、Q2はエンハンスメント形のMOSト
ランジスタであり、該MOSトランジスタQ1，Q2
は論理ゲートを構成するもので、電源VDDとアー
ス電源VCCに直列に接続され、その各ゲートは入
力端子T1，T2にそれぞれ接続されているととも
に、入力端子T1，T2には電源VDD（例えば5V）と
アース電源VEE（例えば0V）間を論理振幅として
動作する互に逆相の論理信号が入力されるように
なつている。また、前記MOSトランジスタQ1の
ソースとMOSトランジスタQ2のドレインとの接
続点Ａと電源VDD間にはレベルダウン用のバイポ
ーラトランジスタQ3のエミツタ・コレタク間が
接続され、かつ該バイポーラトランジスタQ3の
ベースは前記MOSトランジスタQ2のゲート端子
T2に接続されている。さらにまた、前記接続点
Ａにはレベルダウン用バイポーラトランジスタ
Q4のベースが接続され、該バイポーラトランジ
スタQ4のコレクタは前記電源VDDに、かつそのエ
ミツタは出力端子T3にそれぞれ接続されている
とともに、出力端子T3にはECL等を等価的に表
わした模擬負荷RLが接続されている。T4は模擬
負荷RLの外部電源端子で、該電源端子T4には模
擬負荷RLに対応して任意の電位が供給されるよ
うになつている。
なお、上記MOSトランジスタQ1，Q2およびバ
イポーラトランジスタQ3，Q4はRAM等を構成す
る同一のIC基板上に一体に形成されるものであ
る。
イポーラトランジスタQ3，Q4はRAM等を構成す
る同一のIC基板上に一体に形成されるものであ
る。
上記構成の回路において、今入力端子T1が
“Ｈ”（VDD電位）、入力端子T2が“Ｌ”（VEE電位）
であるとすると、MOSトランジスタQ1のゲート
はVDD電位となるため、該MOSトランジスタQ1
はオンし、かつ入力端子T2が“Ｌ”であること
によりMOSトランジスタQ2およびバイポーラト
ランジスタQ3はカツトオフしている。これに伴
い接続点Ａの電位はVDDとなり、かつバイポーラ
トランジスタQ4がオンされる結果、出力端子T3
の電圧レベルは、バイポーラトランジスタQ4の
ベース・エミツタ間電圧VBEだけ接続点Ａの電位
から電圧した値VDD−VBEとなる。即ちバイポー
ラトランジスタQ4がオンし、かつ外部端子T4の
電位を所定の値にして模擬負荷RLに電流を流が
せば、出力端子には必要とする電圧レベル、例え
ばECLに必要な“Ｈ”レベル電圧が取出される
ことになる。
“Ｈ”（VDD電位）、入力端子T2が“Ｌ”（VEE電位）
であるとすると、MOSトランジスタQ1のゲート
はVDD電位となるため、該MOSトランジスタQ1
はオンし、かつ入力端子T2が“Ｌ”であること
によりMOSトランジスタQ2およびバイポーラト
ランジスタQ3はカツトオフしている。これに伴
い接続点Ａの電位はVDDとなり、かつバイポーラ
トランジスタQ4がオンされる結果、出力端子T3
の電圧レベルは、バイポーラトランジスタQ4の
ベース・エミツタ間電圧VBEだけ接続点Ａの電位
から電圧した値VDD−VBEとなる。即ちバイポー
ラトランジスタQ4がオンし、かつ外部端子T4の
電位を所定の値にして模擬負荷RLに電流を流が
せば、出力端子には必要とする電圧レベル、例え
ばECLに必要な“Ｈ”レベル電圧が取出される
ことになる。
尚、MOSトランジスタQ2は、後述の様にバイ
ポーラトランジスタQ3がオンしたときに、その
電流を流すためのプルダウン抵抗として作用す
る。但し、バイポーラトランジスタQ1はオンし
ているときにも、Ａ点がプルダウンされている
と、Ａ点の電位が下がり気味になるので、本実施
例ではプルダウン抵抗をMOSトランジスタQ2で
構成し、T1が“Ｈ”、T2が“Ｌ”のときには、
Q2をカツトオフさせて、プルダウン抵抗をして
作用しない様にしている。
ポーラトランジスタQ3がオンしたときに、その
電流を流すためのプルダウン抵抗として作用す
る。但し、バイポーラトランジスタQ1はオンし
ているときにも、Ａ点がプルダウンされている
と、Ａ点の電位が下がり気味になるので、本実施
例ではプルダウン抵抗をMOSトランジスタQ2で
構成し、T1が“Ｈ”、T2が“Ｌ”のときには、
Q2をカツトオフさせて、プルダウン抵抗をして
作用しない様にしている。
次に入力端子T1が“Ｌ”（VEE＝0Vの電位）、
入力端子T2が“Ｈ”（VDD＝5Vの電位）となつた
場合の動作を説明する。入力端子T2の入力が
“Ｈ”（VDD）のため、バイポーラトランジスタQ3
がオンする。
入力端子T2が“Ｈ”（VDD＝5Vの電位）となつた
場合の動作を説明する。入力端子T2の入力が
“Ｈ”（VDD）のため、バイポーラトランジスタQ3
がオンする。
又、MOSトランジスタQ2もオンして、バイポ
ーラトランジスタQ3からの電流を流すためのプ
ルダウン抵抗として作用する。
ーラトランジスタQ3からの電流を流すためのプ
ルダウン抵抗として作用する。
その結果、Ａ点の電位はバイポーラトランジス
タQ3のベース電位VDDからそのベース・エミツタ
間電圧VBE′を差し引いた値VDD−VBE′となる。こ
のときMOSトランジスタQ1のゲート電位は
“Ｌ”（VEE）であるから、そのゲート・ソース間
電圧は−（VDD−VBE′−VEE）となつてQ1のゲート
はそのソース（Ａ点）に対して負にバイアスされ
る。デプリーシヨントランジスタは、ソースが零
電位、ゲートが零電位のときでもカツトオフしな
いで電流を流すが、ゲート電位がソース電位に対
して閾値以上に負になればカツトオフして電位は
流れない。従つて、MOSトランジスタQ1の閾値
を−（VDD−VBE′−VEE）よりも零電位側に設定し
ておくことで、T1が“Ｌ”、T2が“Ｈ”となつた
ときにMOSトランジスタQ1はカツトオフする。
その結果、Ａ点の電位はVDD−VBE′となり、MOS
トランジスタQ4もオンするので、端子T3の電位
はVDD−VBE′−VBEとなる、VBE＝VBE′とすれば、
端T3の出力電位は、電圧降下分2VBEをVDDから差
引いたVDD−2VBEとなり、これが例えばECLに必
要な“Ｌ”レベルの電圧となる。
タQ3のベース電位VDDからそのベース・エミツタ
間電圧VBE′を差し引いた値VDD−VBE′となる。こ
のときMOSトランジスタQ1のゲート電位は
“Ｌ”（VEE）であるから、そのゲート・ソース間
電圧は−（VDD−VBE′−VEE）となつてQ1のゲート
はそのソース（Ａ点）に対して負にバイアスされ
る。デプリーシヨントランジスタは、ソースが零
電位、ゲートが零電位のときでもカツトオフしな
いで電流を流すが、ゲート電位がソース電位に対
して閾値以上に負になればカツトオフして電位は
流れない。従つて、MOSトランジスタQ1の閾値
を−（VDD−VBE′−VEE）よりも零電位側に設定し
ておくことで、T1が“Ｌ”、T2が“Ｈ”となつた
ときにMOSトランジスタQ1はカツトオフする。
その結果、Ａ点の電位はVDD−VBE′となり、MOS
トランジスタQ4もオンするので、端子T3の電位
はVDD−VBE′−VBEとなる、VBE＝VBE′とすれば、
端T3の出力電位は、電圧降下分2VBEをVDDから差
引いたVDD−2VBEとなり、これが例えばECLに必
要な“Ｌ”レベルの電圧となる。
第２図は本発明におけるレベル変換回路の他の
実施例を示すものである。同図において、論理ゲ
ート用のトランジスタQ1をＰチヤンネルのMOS
トランジスタに、トランジスタQ2をｎチヤンネ
ルMOSトランジスタとしてＣ−MOSインバータ
を構成し、さらに該Ｃ−MOSインバータの入力
端T5にはＣ−MOSインバータからなる反転回路
INVの出力が接続されており、そして反転回路
INVの入力端子T6には第１図に対応した“Ｈ”
（VDDの電位）、“Ｌ”（VEEの電位）の論理信号が
加えられるようになつている。
実施例を示すものである。同図において、論理ゲ
ート用のトランジスタQ1をＰチヤンネルのMOS
トランジスタに、トランジスタQ2をｎチヤンネ
ルMOSトランジスタとしてＣ−MOSインバータ
を構成し、さらに該Ｃ−MOSインバータの入力
端T5にはＣ−MOSインバータからなる反転回路
INVの出力が接続されており、そして反転回路
INVの入力端子T6には第１図に対応した“Ｈ”
（VDDの電位）、“Ｌ”（VEEの電位）の論理信号が
加えられるようになつている。
この実施例においては、入力端子T6が“Ｈ”
のとき反転回路INVの出力が“Ｌ”であるため、
ＰチヤンネルMOSトランジスタQ1がオンし、ｎ
チヤンネルMOSトランジスタQ2およびバイポー
ラトランジスタQ3がカツトオフされるため、接
続点Ａの電位はVDDとなり、これに伴いベースバ
イアスに応じたバイポーラトランジスタQ4のオ
ン動作で第１図の場合と同様に出力端子T3の電
圧レベルは、バイポーラトランジスタQ4のベー
ス・エミツタ電圧VBEだけ電圧降下したVDD−VBE
となる。また、入力端子T6が“Ｌ”となつた場
合には、反転回路INVの出力は“Ｈ”、即ち入力
端子T5の入力が“Ｈ”となるため、Ｐチヤンネ
ルMOSトランジスタQ1はカツトオフ、ｎチヤン
ネルMOSトランジスタQ2およびバイポーラトラ
ンジスタQ3がオンとなり、かつバイポーラトラ
ンジスタQ4もそのベースにかかるバイアスに応
じてオンとなるため、第１図の場合と同様に出力
端子T3にはバイポーラトランジスタQ3およびQ4
のベース・エミツタ電圧VBEを差引いたレベルの
電圧VDD−2VBEが取出されることになる。
のとき反転回路INVの出力が“Ｌ”であるため、
ＰチヤンネルMOSトランジスタQ1がオンし、ｎ
チヤンネルMOSトランジスタQ2およびバイポー
ラトランジスタQ3がカツトオフされるため、接
続点Ａの電位はVDDとなり、これに伴いベースバ
イアスに応じたバイポーラトランジスタQ4のオ
ン動作で第１図の場合と同様に出力端子T3の電
圧レベルは、バイポーラトランジスタQ4のベー
ス・エミツタ電圧VBEだけ電圧降下したVDD−VBE
となる。また、入力端子T6が“Ｌ”となつた場
合には、反転回路INVの出力は“Ｈ”、即ち入力
端子T5の入力が“Ｈ”となるため、Ｐチヤンネ
ルMOSトランジスタQ1はカツトオフ、ｎチヤン
ネルMOSトランジスタQ2およびバイポーラトラ
ンジスタQ3がオンとなり、かつバイポーラトラ
ンジスタQ4もそのベースにかかるバイアスに応
じてオンとなるため、第１図の場合と同様に出力
端子T3にはバイポーラトランジスタQ3およびQ4
のベース・エミツタ電圧VBEを差引いたレベルの
電圧VDD−2VBEが取出されることになる。
以上のように本発明によれば、同一のIC基板
上にMOSトランジスタとバイポーラトランジス
タとによりレベル変換回路を形成し、MOSトラ
ンジスタによつて得られる回路内部のMOSレベ
ルをバイポーラトランジスタによつて任意の電圧
レベルに変換できるようにしたものであるから、
例えばRAMの外部に出力されるTTLレベルを
ECLレベルに変換する場合、そのレベル変換が
容易となり、かつ従来のようにTTL−ECLコン
バータがなくともECL等の論理回路をRAM等に
直結できるほか、IC化に対する集積度も向上で
きる利点がある。
上にMOSトランジスタとバイポーラトランジス
タとによりレベル変換回路を形成し、MOSトラ
ンジスタによつて得られる回路内部のMOSレベ
ルをバイポーラトランジスタによつて任意の電圧
レベルに変換できるようにしたものであるから、
例えばRAMの外部に出力されるTTLレベルを
ECLレベルに変換する場合、そのレベル変換が
容易となり、かつ従来のようにTTL−ECLコン
バータがなくともECL等の論理回路をRAM等に
直結できるほか、IC化に対する集積度も向上で
きる利点がある。
第１図は本発明にかかるレベル変換回路の一例
を示す回路図、第２図は本発明の他の実施例を示
す回路図である。 Q1，Q2……MOSトランジスタ、Q3，Q4……バ
イポーラトランジスタ、T1，T2……入力端子、
T3……出力端子。
を示す回路図、第２図は本発明の他の実施例を示
す回路図である。 Q1，Q2……MOSトランジスタ、Q3，Q4……バ
イポーラトランジスタ、T1，T2……入力端子、
T3……出力端子。
Claims (1)
- １ 低電位側電源を基準電位とする第１の論理信
号を高電位側電源を基準電位とする第２の論理信
号へ変換する回路であつて、第１、第２のバイポ
ーラトランジスタを具備し、第１、第２のバイポ
ーラトランジスタのコレクタに第２の論理信号の
基準電位を印加し、第１のバイポーラトランジス
タのエミツタを第２のバイポーラトランジスタの
ベースに接続すると共に、第２のバイポーラトラ
ンジスタのエミツタを出力端とし、第１の論理信
号の一方の論理レベルでは第２のバイポーラトラ
ンジスタのベースに第２の論理信号の基準電位を
印加して導通させ、他方の論理レベルでは第１の
バイポーラトランジスタのベースに第２の論理信
号の基準電位を印加し、第１のバイポーラトラン
ジスタを介して第２のバイポーラトランジスタを
導通させる様にしたことを特徴とするレベル変換
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102875A JPS585029A (ja) | 1981-06-30 | 1981-06-30 | レベル変換回路 |
| US06/392,750 US4538076A (en) | 1981-06-30 | 1982-06-28 | Level converter circuit |
| DE8282303392T DE3273172D1 (en) | 1981-06-30 | 1982-06-29 | A level converter circuit |
| EP82303392A EP0068883B1 (en) | 1981-06-30 | 1982-06-29 | A level converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102875A JPS585029A (ja) | 1981-06-30 | 1981-06-30 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585029A JPS585029A (ja) | 1983-01-12 |
| JPH0220017B2 true JPH0220017B2 (ja) | 1990-05-07 |
Family
ID=14339063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102875A Granted JPS585029A (ja) | 1981-06-30 | 1981-06-30 | レベル変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4538076A (ja) |
| EP (1) | EP0068883B1 (ja) |
| JP (1) | JPS585029A (ja) |
| DE (1) | DE3273172D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60125015A (ja) * | 1983-12-12 | 1985-07-04 | Hitachi Ltd | インバ−タ回路 |
| JPS62230222A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 入力回路 |
| JPS62230223A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
| US4829200A (en) * | 1987-10-13 | 1989-05-09 | Delco Electronics Corporation | Logic circuits utilizing a composite junction transistor-MOSFET device |
| JPH01117417A (ja) * | 1987-10-30 | 1989-05-10 | Fujitsu Ltd | レベル変換回路 |
| JPH01195719A (ja) * | 1988-01-30 | 1989-08-07 | Nec Corp | 半導体集積回路 |
| US4866308A (en) * | 1988-04-11 | 1989-09-12 | International Business Machines Corporation | CMOS to GPI interface circuit |
| US4890019A (en) * | 1988-09-20 | 1989-12-26 | Digital Equipment Corporation | Bilingual CMOS to ECL output buffer |
| FR2638916B1 (fr) * | 1988-11-08 | 1994-04-01 | Bull Sa | Amplificateur binaire integre et circuit integre l'incorporant |
| US4999523A (en) * | 1989-12-05 | 1991-03-12 | Hewlett-Packard Company | BICMOS logic gate with higher pull-up voltage |
| US5247207A (en) * | 1989-12-20 | 1993-09-21 | National Semiconductor Corporation | Signal bus line driver circuit |
| US5045734A (en) * | 1990-06-08 | 1991-09-03 | Sundstrand Corporation | High power switch |
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| JP2778862B2 (ja) * | 1991-10-14 | 1998-07-23 | 三菱電機株式会社 | トランジスタ回路 |
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