JPH02187063A - Ｍｏｓ集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は同一半導体チップ内に異なる電源電圧下で動作
するＭＯＳトランジスタ回路を作り込んでなるＭＯＳ集
積回路装置に関する。

〔従来の技術〕

従来からＭＯ９集積回路はディジタル信号を取り扱う用
途に最も広く利用されているが、これに組み込まれる回
路は、０Ｍ０３回路を含めてほとんどの場合５ｖ程度の
単一の低電圧電源下で動作するように構成されており、
入力信号はもちろん出力信号もすべて低電圧信号であっ
て、出力信号によって高電圧下で動作する負荷を駆動す
る必要がある場合は、それ用の駆動回路は低電圧信号を
受けて動作するトランジスタ等の高電圧用の個別素子で
構成されることが多い。

しかし、用途によってはＭＯＳ集積回路装置の出力信号
で駆動すべき負荷の数が非常に多く、各負荷の駆動回路
を一々個別素子で構成していたのでは駆動系があまりに
も大形化してしまう場合がある。入力点数の多いリレー
盤用や画素数の多い表示パネル用の駆動回路等がこの例
であって、その小形化を図るために、高電圧電源で動作
する負荷用の駆動回路をＭＯ３向路７構成して、低電圧
電源で動作するディジタル信号用のＭＯ３回路とともに
同じ半導体チップ内に集積化してしまうようになりで来
た。

かかる複数電源電圧で動作するＭＯＳ集積回路装置の高
電圧回路部では、それ用のＭＯＳトランジスタが低電圧
回路部用よりもかなり大形化するのはある程度し方がな
いとしても、このＭＯＳ　トランジスタのゲート耐電圧
値があまり高くないため、その回路構成にはそれなりの
工夫を要する。

以下、この例を第３図を参照して説明する。

第３図の左側には低電圧回路２０を代表して低い電源電
圧Ｖｄを受けて動作するフリップフロップが示されてお
り、そのＱ出力とその補信号が低電圧回路２０の出力信
号としてその右側の高い電源電圧Ｖを受けて動作する高
電圧回路４０に入力されるものとする。高電圧回路４０
の出力段は１対の電源電位点ＶおよびＥ間に直列接続さ
れた１対のｐチャネルＭＯ３トランジスタ４１とｎチャ
ネルＭＯ３トランジスタ４２とからなり、両者の相互接
続点から負荷駆動用の出力端子Ｔｏが導出される。その
左側の２個のツェナダイオード４３．４５と抵抗４４と
の直列回路が出力用ＭＯ３トランジスタのゲート保護用
であって、ツェナダイオード４３はトランジスタ４１に
、ツェナダイオード４５はトランジスタ４２にそれぞれ
そのツェナ電圧以上のゲート電圧が掛からないようにす
るためのものである。

ツェナダイオード４３および４５にそれぞれ並列接続さ
れているＭＯＳトランジスタ４６および４７は、そのオ
ンおよびオフ動作により出力トランジスタ４１および４
２をそれぞれオフおよびオン動作させるもので、この内
のｎチャネル形のトランジスタ４７の方は低電圧回路２
０の出力信号を直接受けるが、ｐチャネル形のトランジ
スタ４６の方は別のｎチャネルＭＯ３トランジスタ４８
と３個の抵抗４９．５０および５１の直列回路とからな
るレベルシフト回路を介して、低電圧回路２０の出力信
号の補信号を受けるようになっている。

低電圧回路２０の出力信号が−のとき、これを受けるト
ランジスタ４７はオフで、従って出力トランジスタ４２
がオン動作し、出力信号の補信号のｈを受けるトランジ
スタ４８はオンし、これに応じてトランジスタ４６もオ
ンし、従うて出力トランジスタ４１がオフ動作するから
、出力端子は基準電位Ｅに置かれる。低電圧回路２０の
出力信号がｂのとき、各トランジスタのオン・オフ状態
は２上と逆になって出力端子Ｔｏは電源電位Ｖに置かれ
る。

〔発明が解決しようとする課題〕

上の例では、ＭＯＳトランジスタ４１および４２はそれ
ぞれツェナダイオード４３および４５により、ＭＯＳト
ランジスタ４６は抵抗４９によってそれらのゲートに大
きな電圧が掛からないように保護されており、ＭＯＳト
ランジスタ４７および４８は元々低電圧信号しか受けな
いから、高電圧回路４０内のすべてのＭＯＳトランジス
タのゲートが一応安全に保護されていることになるが、
図から容品にわかるように、ＭＯＳトランジスタのゲー
トを単に保護だけのために、高電圧回路の構成がかなり
複雑化してしまう問題がある。また、第３図の回路構成
でもゲート保護は必ずしも完全でなく、とくに出力用の
ＭＯＳトランジスタのゲートに弱点があって、実際には
高電圧回路２０に許容できる使用電源電圧はある限度以
下に制約されてしまう。

本発明は、高電圧回路部の構成を複雑化させる必要がな
く、使用電源電圧にとくに制約がない複数電源電圧で動
作するＭＯ５集積回路装置を得ることを目的とする。

〔課題を解決するための手段〕

この目的は本発明によれば、冒、頭記載のように同一半
導体チップ内に異なる電源電圧下で動作するＭＯＳトラ
ンジスタ回路を作り込んでなるＭＯ５集積回路装置に対
して、高い電源電圧下で動作する回路内のＭＯ’３トラ
ンジスタのゲート酸化膜の厚みを低い電源電圧下で動作
する回路内のＭＯＳトランジスタのゲート酸化膜の厚み
よりも大きくすることによって達成される。

上記構成にいう高い電源電圧下で動作する回路内のＭＯ
Ｓトランジスタは、それが回路内の電源電位点側に接続
されるか基準電位点側に接続されるかに関せずゲート酸
化膜厚を大にするのが回路構成を簡単化する上で有利で
ある。このように高電圧回路部と低電圧回路部とでゲー
ト酸化膜厚を異ならせるには、異なる膜厚の酸化膜を別
々に付けるのが最も簡単であり、あるいはいわゆる二重
酸化法によって、まず薄い酸化膜を一旦付けて置いて厚
い膜厚が必要な個所に酸化膜を付は増すこともできる。

なお、ゲート酸化膜厚を増すとゲートしきい値が上昇す
るので、低いしきい値を要するＭＯＳトランジスタには
、そのチャネル長およびチャネル幅の選定によって所望
のしきい値を持たせるようにする。しかし、このチャネ
ル形状の選定だけフはチャネル部の面積が非常に大きく
なってしまう場合があり、この際にはそのＭＯＳトラン
ジスタのウェル等のサブストレートの不純物濃度を選択
ないし調節するのが有利である。

すなわち、ゲート酸化膜厚を大にしたＭＯＳ　トランジ
スタは、そのサブストレートの不純物濃度を下げること
により、所望の低いゲートしきい値を持たせることがで
きる。かかるサブストレートの不純物濃度の調節には、
いわゆるチャネルドープ法等の手段を適宜利用できる。

なお、かかるゲートしきい値の設定上では、高い電源電
圧下で動作する回路内の少なくとも基準電位点側に接続
されるＭＯＳトランジスタのゲートしきい値を低い電源
電圧の値以下にすることが必要である。

（作用〕 前の第３図の例からもわかるように、ＭＯＳ　トランジ
スタのゲートを回路的に保護するにはかなりの手数が掛
かり、また実際上は過渡的な回路現象や思わぬ経路で電
圧が回り込むこともあってこの手段にも限界があるので
、本発明では上記構成にいうように、ゲート酸化膜の厚
みを選択することによりＭＯＳトランジスタのゲートの
耐電圧値自体を向上させて、回路溝底の簡略化と回路電
圧上の制約緩和とを可能にする手段を採る。

ゲート酸化膜に用いられる酸化シリコンの耐電圧値はも
ちろんその厚みの関数であって、理想的には厚みに比例
する筈であるが、その本質的な耐電圧値と較べて実際の
耐電圧値は１桁近く低く、また膜厚に必ずしも比例しな
い、これにはゲート酸化膜の欠陥、不純物の含有、内部
電荷分布等の因子が関連しているためと考えられるが、
低電圧用のＭＯＳトランジスタにふつう採用されている
１０００人程度以下の厚みの範囲では、耐電圧値が膜厚
の増加とともに顕著に改善される。

本発明はこの点に着目して、ゲート酸化膜厚を実用的な
範囲内で増加させることにより、ゲート耐電圧値を１桁
以上改善させて問題を解決するものである０例えば、純
度のよい清浄なゲート酸化膜を用いれば、５ｖ程度の低
電圧回路用ＭＯＳトランジスタではゲート酸化膜には３
００〜５００人の膜厚を持たせることでよく、これを２
０００〜３０００人程度にまで増す以下により、耐電圧
値が１桁程度改善された高電圧回路用ＭＯ３トランジス
タを製作することができる。なお、この程度の膜厚であ
ればチャネルの形状や寸法を実用的な範囲内で選択し、
膜厚をこれ以上に増す場合等には、必要に応じて前述の
ようにさらにサブストレートの不純物濃度を制御するこ
とにより、この高電圧用ＭＯＳトランジスタに実用的な
低いゲートしきい値を持たせることができる。

本発明のかかる構成によれば、数十Ｖまでの電源電圧下
で動作する回路を容易にかつ経済的に構成でき、使用電
源電圧の限界を１００〜２００ｖないしはそれ以上に延
ばすことが可能である。

〔実施例〕

以下、図を参照しながら本発明の詳細な説明する。第１
図は本発明によるＭＯ３集積回路装置を例示するその一
部拡大断面図であり、図の左側部には低電圧回路２０用
、右側には高電圧回路３０用のＭＯＳ　トランジスタが
示されており、この例ではいずれもｎチャネル形のもの
である。

第１図において、半導体基板１はもちろん低電圧回路２
０および高電圧回路３０に共通であって、通例のように
ｐ形のものが用いられ、まずその表面から強いｎ形の埋
込層２を両回路用に別々に拡散して置いた上で、ｎ形の
高梃抗性のエピタキシャル層３を高電圧回路３０の使用
電源電圧に応じた所定の厚みに成長させる１次に接合分
離層４をこのエピタキシャル層３の表面から基板１に達
するように深く拡散することにより、エピタキシャル層
３を低電圧回路２０用と高電圧回路３０用の別個の半導
体Ｎ域に接合分離する。なお、ここまでの工程は、もち
ろん低電圧回路２０および高電圧回路３０に対して共通
である。

図示の例ではＭＯＳトランジスタがいずれもｎチャネル
形なので、まずエピタキシャル層３の表面からｐ形のウ
ェル５および６を、それぞれ低電圧回路２０および高電
圧回路３ｏのＭＯＳトランジスタ用のサブストレート領
域として拡散する。高電圧回ｊ１２０のＭＯＳ　トラン
ジスタ用のウェル６は、使用電源電圧が数十Ｖ程度のと
きは低電圧回路３゜用のウェル５と同じ不純物濃度でよ
いが、その拡散は必要に応じて若干深いめとされる。

高電圧回路２０の電源電圧がそれ以上の場合は、ゲート
しきい値の制御を容易にするために、ウェル５の拡散時
に不純物濃度をあらかじめ高めて置くなり、あるいはそ
の拡散後にイオン注入を利用してその表面にｐ形不純物
をごく浅くチャネルドープして置くなりするのが望まし
い、なお、ｐチャネルＭＯＳトランジスタ用の場合は、
そのサブストレート領域としてのｎ形のエピタキシャル
層３の不純物濃度を高めるには、チャネルドープ法によ
るはかなく、その表面にｎ形の不純物がチャネルドープ
によって浅く追加される。

次に、低電圧回路２０基よび高電圧回路３０用にゲート
酸化膜７および８をそれぞれ付ける０例えば低電圧用の
ゲート酸化！１１７の厚みは５００人程以下電源電圧が
数十Ｖの場合の高電圧用のゲート酸化ＷＡ８の厚みは３
０００人程度以上れぞれされる。前述のように、これら
のゲート酸化１５Ｎ？および８はそれぞれ別個に付ける
のが最も簡単であり、必要に応じて二重酸化法を適宜利
用できる。

ついで、ゲート９を通例のように多結晶シリコン等でゲ
ート酸化１１７および８の上に形成する。

このゲート９のパターンは、例えばフォトプロセスが３
１！ａルールの場合、低電圧回路用はチャネル長が３４
＋　チャネル幅が４〜６−になるように、電源電圧が数
十■の高電圧回路用はチャネル長が４〜５４．チャネル
幅が５０−強になるよう設定する。この場合のＭＯＳト
ランジスタのゲートしきい値としては、低電圧側で０．
６〜ＩＶ、高電圧側でｌ〜！、５ｖの値が得られる。な
お、上の高電圧回路用のチャネル幅は、ウェル６の不純
物濃度を下げることにより適宜縮小できる。

低電圧回路２０側のソース・ドレイン層１０および高電
圧回路３０側のソース・ドレインＮ１１は、いずれも通
例のようにゲート９をマスクとする自己整合方式のイオ
ン注入法によってこの例ではｎ形で拡散される。ただし
、高電圧回路３０側のソース・ドレイン層１１について
は、電源電圧値に応じていわゆるオフセットゲート構造
ないしは二重拡散構造を採用するのが望ましい、以降は
通常のようにその上を酸化膜１２で覆い、それに明けた
各窓部に接続膜１３を設けて、それぞれソース端子Ｓ、
ゲート端子Ｇおよびドレイン端子りとする。

第２図は、以上のように構成されたＭＯＳトランジスタ
を用いて、第３図と同等の機能を持つ回路を構成した例
を示す、この例ではフリップフロップで示された低電圧
回路２０はゲート酸化膜の薄いＭＯＳトランジスタで構
成されるが、図で一点鎖線で囲んで示された高電圧回路
３０内のＭＯＳトランジスタ３１〜３３には、いずれも
厚いゲート酸化膜が用いられ、電源電圧Ｖに対応するゲ
ート耐電圧値が付与されている。

高電圧回路３０内の出力段である１対の２チャネルＭＯ
３トランジスタ３１とｎチャネルＭＯ３トランジスタ３
２は、もちろん第３図と同じ回路構成になり、両者の相
互接続点から出力端子Ｔｏが導出され点も同じであるが
、基準電位点Ｅ側のｎチャネルＭＯ３トランジスタ３２
のゲートには、低電圧回路２０からの出力信号の補信号
が直接に与えられ、電源電位点Ｖ側のｐチャネルＭＯ３
トランジスタのゲートには、低電圧回路２０の出力信号
がｎチャネルＭＯ３トランジスタ３３と抵抗３４．３５
とからなるレベルシフト回路を介して与えられる。容易
にわかるように、ＭＯＳトランジスタ３１と３３は同じ
オンオフ動作を行なう、なお、抵抗３５はＭＯＳトラン
ジスタ３３のオン抵抗を高く設定して置くことにより省
略が可能である。

第２図の第３図との比較かられかるように、高電圧回路
３０ではその各ＭＯ３トランジスタ３１〜３３のゲート
耐電圧値が高く、ゲート保護を顧慮する要がないので、
本発明によってその構成を従来よりも格段に簡略化する
ことができる。

二のように、本発明を実施したＭＯ３集積回路装置では
、その高電圧回路側を作り込むに要するチップ面積を大
幅に縮小できる。なお、第２図の例かられかるように、
電源電位点側に接続されるｐチャネルＭＯ３トランジス
タについては、ふつうはそのゲートがレベルシフト回路
を介して制御されるので、それに発生させるゲート制御
電圧をあらかじめ大きいめに設定して置けば、そのゲー
トしきい値をあまり小さくする要が必ずしもなくなり、
これを利用してｐチャネルＭＯ３トランジスタを作り込
むに要するチップ面積をさらに節約することが可能であ
る。

以上説明した実施例に限らず、本発明は種々の態様で実
施をすることができる。ＭＯ３集積回路装置の実施例回
路はもちろんあくまで例示であって、目的や用途に応じ
て最適の構成をとるべきものである。ゲート酸化膜の厚
みやチャネル部のサイズについても同様で、実際にはＭ
Ｏ３集積回路装置の製作に用いられるプロセスの条件や
精度等に応じて適宜に選択ないし設定される。

〔発明の効果〕

以上の記載のとおり本発明では、同一半導体チップ内に
異なる電源電圧下で動作するＭＯＳトランジスタ回路を
作り込んでなるＭＯ３集積回路装置に対し、高い電源電
圧下で動作する回路内のＭＯＳトランジスタのゲート酸
化膜の厚みを低い電源電圧下で動作する回路内のＭＯＳ
トランジスタのゲート酸化膜の厚みよりも大きく構成す
るようにしたので、高電圧回路用ＭＯＳトランジスタに
その電源電圧に耐え得る程度の高いゲート耐電圧値を持
たせて、高電圧回路の構成を従来よりも格段に簡略化す
ることができる。

本発明の実施に際しては、ゲートの形状や寸法をゲート
酸化膜の厚みに応じて適宜に選択して、高電圧回路用Ｍ
Ｏ３トランジスタに実用的なゲートしきい値を付与する
ことができ、電源電圧が高い場合はさらにサブストレー
ト領域の不純物濃度を制御する手段を取ることにより、
高電圧回路用電源電圧に対する従来からの制約を１００
〜２００　Ｖ以上にまで緩和することができる。

本発明は、ＭＯ３集積回路装置から直接に駆動すべき負
荷の数が多（、高電圧回路を多飲個その中に組み込む必
要がある前述の表示パネルの駆動回路等の用途にとくに
適し、高電圧回路の構成を簡略化してその経済性を向上
し、かつ電源電圧を高電圧化してＭＯ３集積回路装置の
適用可能範囲を拡大する著効を奏することができる。

【図面の簡単な説明】

第１図および第２図が本発明に関し、第１図は本発明に
よるＭＯ３集積回路装置を例示するその一部拡大断面図
、第２図はその適用例の回路図である。第３図は従来の
ＭＯ３集積回路装置の適用例の回路図である０図におい
て、

Claims (1)

【特許請求の範囲】
1. 同一半導体チップ内に異なる電源電圧下で動作するＭＯ
   Ｓトランジスタ回路を作り込んでなるものにおいて、高
   い電源電圧下で動作する回路内のＭＯＳトランジスタの
   ゲート酸化膜の厚みを低い電源電圧下で動作する回路内
   のＭＯＳトランジスタのゲート酸化膜の厚みよりも大き
   くしたことを特徴とするＭＯＳ集積回路装置。