JPH02162273A - Test mode function execution input circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、別途の外部ピンが無くてもテストモード機能
を実行することができるようにした入力回路に関するも
ので、特にテストモード機能を実行するために使用した
別途のテストモード専用外部ピンを取り除きながらテス
トモード機能を遂行することができるよう構成した入力
回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to an input circuit that is capable of executing a test mode function without a separate external pin, and particularly relates to an input circuit that can execute a test mode function without a separate external pin. The present invention relates to an input circuit configured to perform a test mode function while removing a separate external pin dedicated to the test mode.
第１図は、８個のトグル・フリップ・フロップ（Ｔｏｇ
ｇｌｅ Ｐｉｐ Ｆｌｏｐ） ６．８．１０．１２．１
４．１６．２９．３１で構成された８進リツプルカウン
ターをテストするための従来の回路構成を示す。Figure 1 shows eight toggle flip-flops (Tog
gle Pip Flop) 6.8.10.12.1
4.16.29.31 shows a conventional circuit configuration for testing an octal ripple counter constructed in accordance with 4.16.29.31.
クロック入力端子ｌを通じて入力されたクロックパルス
は、クロック・インバーター２を経てナンドゲート４の
一方の入力端子に印加されると同時に、インバーター２
５を経てナンドゲート２７の一方の入力端子に印加され
る。外部テストピンに連結されたテスト入力端子２２は
ナンドゲート２７の他方の入力端子に連結されると同時
に、インバーター２３を経てナンドゲート４．１８の一
方の入力端子に連結される。ナンドゲート４の出力は第
１番目のトグル・フリップ・フロップ６のクロック端子
ＣＫに連結されて、上記第１番目のフリップ・フロップ
６の反転出力−Ｑｌは第２番目のトグル・フリップ・フ
ロップ８のクロック端子ＣＫに連結され、このように第
５番目のトグル・フリップ・フロップ１４の反転出力可
５は第６番目のトグル・フリップ・フロップ１６のクロ
ック端子ＣＫに連結されて、上記の第６番目のトグル・
フリップ・フロップ１６の反転出力−０６はナンドゲー
）１８の他方の入力端子に連結される。このナンドゲー
ト１８．２７の出力を入力とするナンドゲート２０の出
力は第７番目のトグル・フリップ・フロップ２９のクロ
ック端子ＣＫに連結される。そして、上記第７番目のト
グル・フリップ・フロップ２９の反転出力Ｗ７は、第８
番目のトグル・フリップ・フロップ３１のクロック端子
ＣＫに連結されると同時に、上記第８番目トグル・フリ
ップ・フロップ３１の反転出力Ｑ８とともにそれぞれチ
ップ（Ｃｈｉρ）テストに使用されることになる。The clock pulse input through the clock input terminal l is applied to one input terminal of the NAND gate 4 via the clock inverter 2, and at the same time, the clock pulse is applied to one input terminal of the NAND gate 4.
5 and is applied to one input terminal of the NAND gate 27. The test input terminal 22 connected to the external test pin is connected to the other input terminal of the NAND gate 27, and at the same time is connected to one input terminal of the NAND gate 4.18 via the inverter 23. The output of the NAND gate 4 is connected to the clock terminal CK of the first toggle flip-flop 6, and the inverted output -Ql of the first flip-flop 6 is connected to the clock terminal CK of the first toggle flip-flop 6. The inverted output 5 of the fifth toggle flip-flop 14 is coupled to the clock terminal CK, and thus the inverted output 5 of the fifth toggle flip-flop 14 is coupled to the clock terminal CK of the sixth toggle flip-flop 16, so that the sixth Toggle
The inverted output -06 of flip-flop 16 is connected to the other input terminal of NAND game 18. The output of the NAND gate 20, which receives the outputs of the NAND gates 18 and 27, is connected to the clock terminal CK of the seventh toggle flip-flop 29. The inverted output W7 of the seventh toggle flip-flop 29 is the eighth toggle flip-flop 29.
At the same time, it is connected to the clock terminal CK of the 8th toggle flip-flop 31 and used for chip (Chiρ) testing together with the inverted output Q8 of the 8th toggle flip-flop 31.
又、出力Ａ３７に印加させるため、入力Ａ３３から入力
をインバーター３４．３６を経て出力Ａ３７に印加する
ことにより、すべて３個の外部ピンが必要になる。Also, in order to apply the voltage to the output A37, all three external pins are required by applying the input from the input A33 to the output A37 via the inverter 34,36.
従来の回路に対する作動状態を説明する。第４図の１．
２に図示されたようにｌｕｓのサイクル周期を有するク
ロックｌが入力され、外部テストピンに連結されたテス
ト入力端子２２が「ロー」状態であれば、インバーター
２３の出力、即ち、ナンドゲート４の一方の入力端子は
「ハイ」状態になる。The operating conditions for the conventional circuit will be explained. 1 in Figure 4.
2, when a clock l having a cycle period of lus is input and the test input terminal 22 connected to the external test pin is in a "low" state, the output of the inverter 23, that is, one of the NAND gates 4 The input terminal of will be in the "high" state.
従ってクロックは、インバーター２とナンドゲート４を
経て第１番目の１−グル・フリップ・フロップ６に印加
される。このとき出力可１は、クロックのフォーリング
・エツジ（Ｉ’ａｌｌｉｎｇ Ｅｄｇｅ）からライジン
グ（Ｒ４ｓｉｎｇ）され、その次にフォーリング・エツ
ジからフォーリングされるので、結局２分周された波型
であって、２ｕｓのサイクル周期を有する波型を持つよ
うになる。The clock is therefore applied to the first 1-Glue flip-flop 6 via the inverter 2 and the NAND gate 4. At this time, output enabled 1 is raised (R4sing) from the falling edge (I'alling Edge) of the clock, and then fallen from the falling edge, so it ends up being a waveform whose frequency is divided by 2. As a result, the waveform has a cycle period of 2 us.
同じ方法によって、各トグル・フリップ・フロップ端子
ごとに２分周されて、出力端子Ｑ７ＢとＱ８Ｂにおいて
は、それぞれ１２８ｕｓ、２５６ｕｓのサイクル周期を
有する波型を持つようになる。In the same manner, each toggle flip-flop terminal is divided by two so that output terminals Q7B and Q8B have waveforms with cycle periods of 128 us and 256 us, respectively.
このとき、テストモードのためにテスト入力端子２２を
「ハイ」にすると、インバーター２３を経た出力が「ロ
ー」状態となり、ナンドゲート４に入るクロック入力が
遮断され、同じくナンドゲート１８に入る入力が遮断さ
れる。At this time, when the test input terminal 22 is set to "high" for the test mode, the output through the inverter 23 becomes "low", and the clock input to the NAND gate 4 is cut off, and the input to the NAND gate 18 is also cut off. Ru.
これは同時に、ナンドゲート２７には「ハイ」信号が印
加され、そしてインバーター２とインバーター２５を経
たクロック入力が印加される。そのナンドゲート２７の
出力は、ナンドゲート２０を経て第７番目のトグル・フ
リップ・フロップ２９のクロック端子ＣＫに印加される
。従って、テストモードからは外部クロック入力１が直
接トグル・フリップ・フロップ２９のクロック端子ＣＫ
に印加され、トグル・フリップ・フロップ２９とトグル
・フリップ・フロップ３１はそれぞれ第１番目と第２番
目のトグル・フリップ・フロップ６．８のように作動す
るようになる。At the same time, a "high" signal is applied to NAND gate 27 and the clock input via inverter 2 and inverter 25 is applied. The output of the NAND gate 27 is applied to the clock terminal CK of the seventh toggle flip-flop 29 via the NAND gate 20. Therefore, from the test mode, the external clock input 1 directly connects the clock terminal CK of the toggle flip-flop 29.
toggle flip-flop 29 and toggle flip-flop 31 operate like the first and second toggle flip-flops 6.8, respectively.
従って、正常作動モードのときにテストする場合より、
テストモードを通じてテストする場合にテスティング時
間がｌ／６４短縮できるようになる。Therefore, compared to testing in normal operating mode,
When testing through the test mode, the testing time can be reduced by 1/64.
〔発明が解決しようとする課題〕
従って、従来の回路においてテストモード機能を実現さ
せるためには、テストモード専用外部ピンを使用するの
でピンの数が増えるようになり、又、チップのテラセン
ブリ−単価及び基盤（Ｂｏａｒｄ）製作の単価が高まる
等、数多くの問題点があった。[Problems to be Solved by the Invention] Therefore, in order to realize the test mode function in the conventional circuit, external pins dedicated to the test mode are used, which increases the number of pins, and also reduces the unit cost of the chip tera assembly. There were many problems, such as an increase in the unit cost of manufacturing the board.
本発明は、このような問題点を解決しようとして案出さ
れたもので、その構成を第２図と第３図に示す。以下、
本発明を第２図と第３図に基づいて説明する。The present invention was devised to solve these problems, and its configuration is shown in FIGS. 2 and 3. below,
The present invention will be explained based on FIGS. 2 and 3.
本発明によるテストモード遂行回路では、テストモード
のとき使用されないどの入力ピンであっても兼用できる
ようにしたものである。従って、入力Ａ端子とテスト入
力端子を共同で使用する入力／テストパッド４０を通し
て印加された入力は、Ｎ型トランスミッションゲート１
０２のソース入力端子に入り、更に、トランスミッショ
ンゲート１０２のゲート端子、電源電圧（Ｖｓｓ）に連
結されている。トランスミッションゲート１０２のドレ
イン出力端子１０４は、又他のＮ型トランスミッション
ゲート１０５のソース入力端子に連結されると同時に、
Ｎ型トランジスター１０３を経て電源電圧（■。Ｄ）に
連結されている。In the test mode execution circuit according to the present invention, any input pin that is not used in the test mode can also be used. Therefore, the input applied through the input/test pad 40, which jointly uses the input A terminal and the test input terminal, is applied to the N-type transmission gate 1.
02, and is further connected to the gate terminal of the transmission gate 102 and the power supply voltage (Vss). The drain output terminal 104 of the transmission gate 102 is also coupled to the source input terminal of another N-type transmission gate 105.
It is connected to a power supply voltage (■.D) via an N-type transistor 103.
Ｎ型トランジスター１０３とＮ型トランスミッションゲ
ート１０５のゲートは、Ｎ型トランスミッションゲート
１０５のドレイン出力端子に接触され、Ｐ型トランジス
ター１０７を経て電源電圧（Ｖ、。）に連結されている
。Ｐ型トランジスター１０７のゲート入力は電源電圧（
Ｖｓｓ）端子に連結されており、プールアップ（Ｆｕｌ
ｌ−ｕｐ） ）ランシスターとして作用する。The gates of the N-type transistor 103 and the N-type transmission gate 105 are connected to the drain output terminal of the N-type transmission gate 105, and are connected to the power supply voltage (V, .) through the P-type transistor 107. The gate input of the P-type transistor 107 is connected to the power supply voltage (
Vss) terminal, and is connected to the pull-up (Ful
l-up)) acts as a run sister.
Ｐ型トランジスター１０７のソース入力端子は、Ｐ型ト
ランジスター１０８とＰ型トランジスター１０９に構成
されたインバーター１５０の入力端子に接続され、イン
バーター１５０の出力端子は、Ｐ型トランジスター１１
０とＮ型トランジスター１１１に構成されるインバータ
ー１５１の入力端子に連結されている。更に、インバー
ター１５１の出力は、従来の回路と同様にナンドゲー）
１８の入力端子に印加され、インバーター１５０の出力
もサンドゲート２７の入力端子に信号が印加される。The source input terminal of the P-type transistor 107 is connected to the input terminal of an inverter 150 configured with the P-type transistor 108 and the P-type transistor 109, and the output terminal of the inverter 150 is connected to the P-type transistor 11.
The input terminal of the inverter 151 is connected to an input terminal of an inverter 151 formed of a 0 and an N type transistor 111. Furthermore, the output of the inverter 151 is similar to the conventional circuit (Nando game)
The output of the inverter 150 is also applied to the input terminal of the sand gate 27 .
ここで、入力／テストパッド４０がテストモードと入力
Ａ信号を同時に印加することができるように、入力／テ
ストパッド４０にはインバーター３４が連結され、イン
バーター３４はインバーター３６を経て出力Ａ３７に連
結されている。本発明によるテストモード遂行入力回路
の作動状態を説明すれば次の通りである。Here, an inverter 34 is connected to the input/test pad 40, and the inverter 34 is connected to the output A 37 via an inverter 36 so that the input/test pad 40 can simultaneously apply the test mode and input A signals. ing. The operating state of the test mode execution input circuit according to the present invention will be described as follows.
第３図において正常モードとして動作する場合、入力／
テストパッド４０で入力され、る信号レベルはＵＶとＶ
Ｉ、（１の間をスイング（Ｓｗｉｎｇ）するようになる
。この時、Ｎ型トランスミッションゲートＩＱ２はオフ
状態にあるようになり、ノード１０６は、Ｐ型トランジ
スター１０７を通じてＶＤＤレベルにプールアップ（Ｆ
ｕｌｌ−ｕｐ）充電される。In Figure 3, when operating in normal mode, input/
The signal level input by the test pad 40 is UV and V
At this time, the N-type transmission gate IQ2 is in an off state, and the node 106 is pulled up to the VDD level (F) through the P-type transistor 107.
(full-up) is charged.
そして１０４は、Ｎ型トランジスター１０３がノード１
０６の電圧によりターンオン状態になるのでＶｏｏ
ＶＴＮレベルに充電されるようになる。And 104 indicates that the N-type transistor 103 is connected to node 1.
Since it is turned on by the voltage of 06, Voo
It will be charged to VTN level.
又、インバーター１５０の出力は「ロー」状態となり、
インバーター１５１の出力は「ハイ」状態となり第３図
で示す通りナンドゲート２７の入力は遮断され、ナンド
ゲート１８は動作状態になる。そして、クロック入力１
は、８分周動作をすることによって第４図（１）で示す
ように正常動作をする。この時、テスト入力／テストパ
ッド４０は入力Ａ端子の動作のため使用される。Also, the output of the inverter 150 is in a "low" state,
The output of the inverter 151 becomes "high" and the input to the NAND gate 27 is cut off as shown in FIG. 3, so that the NAND gate 18 becomes operational. And clock input 1
operates normally as shown in FIG. 4 (1) by performing frequency division by 8. At this time, the test input/test pad 40 is used to operate the input A terminal.
一方、テスト入力／テストパッド４０の状態を一５Ｖレ
ベルにダウンさせると、入力Ａの出力端子３７は「ロー
」レベルになり、Ｎ型トランスミッションゲート１０２
はターンオン状態となって、ノード１０４の充電電荷が
抜は出るようになる。On the other hand, when the state of the test input/test pad 40 is lowered to the -5V level, the output terminal 37 of the input A becomes a "low" level, and the N-type transmission gate 102
turns on, and the charge at the node 104 is drained.
更に、Ｎ型トランスミッションゲート１０５がり−ンオ
ンされ、ノード１０６の充電電荷が抜は出るようになっ
て、ノード１０６は「ロー」レベルを維持する。従って
、インバーター１５０の出力は「ハイ」状態になり、イ
ンバーター１５１の出力は「ロー」状態となるようにな
る。Further, the N-type transmission gate 105 is turned on, and the charge stored in the node 106 is discharged, so that the node 106 maintains a "low" level. Therefore, the output of inverter 150 becomes "high" and the output of inverter 151 becomes "low".
この時、ナンドゲート１８は遮断状態となってクロック
を受けいれないようになり、ナンドゲート２０の入力も
やはり遮断される。ナンドゲート２７は、導通状態とな
り、インバーター２．２５を通じて入力されたクロック
入力１を受は入れてナンドゲート２０を経てトグル・フ
リップ・フロップ２９のクロック端子ＣＫに印加され、
第４図の（４）の通り動作して望むテストモード機能を
実現することになる。At this time, the NAND gate 18 is in a cut-off state and no longer receives the clock, and the input to the NAND gate 20 is also cut off. The NAND gate 27 becomes conductive, receives the clock input 1 inputted through the inverter 2.25, and applies it to the clock terminal CK of the toggle flip-flop 29 via the NAND gate 20.
It operates as shown in (4) in FIG. 4 to realize the desired test mode function.
本発明の回路を利用することによって、テストモードの
ために別途のテストピンを使用しないで既存のピンを兼
用することによって、外部のピン数を減らすことができ
るで、チップアッセンブリーの単価を節減できると同時
に基盤製作を簡便にして製作費用を節減できる効果があ
るのである。By using the circuit of the present invention, the number of external pins can be reduced by using existing pins instead of using separate test pins for the test mode, and the unit cost of chip assembly can be reduced. At the same time, it has the effect of simplifying the production of the base and reducing production costs.
第１図は従来のテストモード機能遂行入力回路の一実施
例図、
第２図は本発明によるテストモード機能遂行入力回路図
、
第３図は本発明の入力回路の一実施例図、第４図は第３
図でのタイミング図、
第５図は本発明による回路の作動状態シミュレーション
出力表示図である。
１・・・クロック入力端子、２，２３，２５゜３４．３
６・・・インバーター ４．１８，２０゜２７・・・ナ
ンドゲート、２２・・・テスト入力端子、６，８，１０
，１２，１４，１６．２９゜３１・・・トグル・フリッ
プ・フロップ。
手
続
補
正
書（方式）
％式％
■、事件の表示
平成１年特許願第２２４３１５号
２、発明の名称
テストモード機能遂行入力回路
３、補正をする者
事件との関係FIG. 1 is a diagram of an embodiment of a conventional test mode function execution input circuit, FIG. 2 is a diagram of a test mode function execution input circuit according to the present invention, FIG. 3 is a diagram of an embodiment of an input circuit of the present invention, and FIG. The figure is the third
FIG. 5 is a diagram illustrating the operation state simulation output display of the circuit according to the present invention. 1... Clock input terminal, 2, 23, 25° 34.3
6...Inverter 4.18,20゜27...NAND gate, 22...Test input terminal, 6,8,10
,12,14,16.29°31...Toggle flip flop. Procedural amendment (method) % formula % ■, Display of the case 1999 Patent Application No. 224315 2, Name of the invention Test mode function performance input circuit 3, Person making the amendment Relationship with the case
Claims (1)
テストパッド（４０）と、上記入力／テストパッド（４
０）から入力される信号レベルに従って、ノード（１０
６）の充電電圧を制御するＰ型トランジスター（１０７
）と、上記Ｐ型トランジスター（１０７）により制御さ
れるノード（１０６）の充電電圧によりノード（１０４
）の充電電圧を制御するトランジスター（１０３）と、
入力／テストパッド（４０）で入力される信号レベルに
より各ノード（１０４）（１０６）の充電電荷を制御す
るトランスミッションゲート（１０２）（１０５）と、
トランジスター（１０８、１０９）で構成され、ノード
（１０６）状態を反転させた後、インバーター（１５１
）とナンドゲート（２７）の入力端子に印加して、ナン
ドゲート（２７）出力を制御するインバーター（１５９
）と、上記インバーター（１５０）の出力を反転させナ
ンドゲート（１８）の入力端子に印加することによって
ナンドゲート（１８）の出力を制御するインバーター（
１５１）を含めて、テストモードのために別途の外部ピ
ン数を減らすようにしたものを特徴とするテストモード
機能遂行入力回路。(1) Input A terminal and test input terminal jointly
Test pad (40) and the input/test pad (4)
node (10) according to the signal level input from node (10
6) P-type transistor (107) that controls the charging voltage of
) and the node (104) by the charging voltage of the node (106) controlled by the P-type transistor (107).
), a transistor (103) for controlling the charging voltage of the
transmission gates (102) (105) that control charging charges of each node (104) (106) according to a signal level inputted at an input/test pad (40);
It consists of transistors (108, 109), and after inverting the state of the node (106), the inverter (151
) and the input terminal of the NAND gate (27) to control the output of the NAND gate (27).
) and an inverter () that controls the output of the NAND gate (18) by inverting the output of the inverter (150) and applying it to the input terminal of the NAND gate (18)
151), the number of separate external pins for the test mode is reduced.
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| JP1224315A Pending JPH02162273A (en) | 1988-08-30 | 1989-08-30 | Test mode function execution input circuit |
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