JPH02162273A - テストモード機能遂行入力回路 - Google Patents
テストモード機能遂行入力回路Info
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- JPH02162273A JPH02162273A JP1224315A JP22431589A JPH02162273A JP H02162273 A JPH02162273 A JP H02162273A JP 1224315 A JP1224315 A JP 1224315A JP 22431589 A JP22431589 A JP 22431589A JP H02162273 A JPH02162273 A JP H02162273A
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- JP
- Japan
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- node
- inverter
- output
- nand gate
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- 238000012360 testing method Methods 0.000 title claims abstract description 47
- 230000005540 biological transmission Effects 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003292 glue Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318527—Test of counters
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- Quality & Reliability (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、別途の外部ピンが無くてもテストモード機能
を実行することができるようにした入力回路に関するも
ので、特にテストモード機能を実行するために使用した
別途のテストモード専用外部ピンを取り除きながらテス
トモード機能を遂行することができるよう構成した入力
回路に関する。
を実行することができるようにした入力回路に関するも
ので、特にテストモード機能を実行するために使用した
別途のテストモード専用外部ピンを取り除きながらテス
トモード機能を遂行することができるよう構成した入力
回路に関する。
第1図は、8個のトグル・フリップ・フロップ(Tog
gle Pip Flop) 6.8.10.12.1
4.16.29.31で構成された8進リツプルカウン
ターをテストするための従来の回路構成を示す。
gle Pip Flop) 6.8.10.12.1
4.16.29.31で構成された8進リツプルカウン
ターをテストするための従来の回路構成を示す。
クロック入力端子lを通じて入力されたクロックパルス
は、クロック・インバーター2を経てナンドゲート4の
一方の入力端子に印加されると同時に、インバーター2
5を経てナンドゲート27の一方の入力端子に印加され
る。外部テストピンに連結されたテスト入力端子22は
ナンドゲート27の他方の入力端子に連結されると同時
に、インバーター23を経てナンドゲート4.18の一
方の入力端子に連結される。ナンドゲート4の出力は第
1番目のトグル・フリップ・フロップ6のクロック端子
CKに連結されて、上記第1番目のフリップ・フロップ
6の反転出力−Qlは第2番目のトグル・フリップ・フ
ロップ8のクロック端子CKに連結され、このように第
5番目のトグル・フリップ・フロップ14の反転出力可
5は第6番目のトグル・フリップ・フロップ16のクロ
ック端子CKに連結されて、上記の第6番目のトグル・
フリップ・フロップ16の反転出力−06はナンドゲー
)18の他方の入力端子に連結される。このナンドゲー
ト18.27の出力を入力とするナンドゲート20の出
力は第7番目のトグル・フリップ・フロップ29のクロ
ック端子CKに連結される。そして、上記第7番目のト
グル・フリップ・フロップ29の反転出力W7は、第8
番目のトグル・フリップ・フロップ31のクロック端子
CKに連結されると同時に、上記第8番目トグル・フリ
ップ・フロップ31の反転出力Q8とともにそれぞれチ
ップ(Chiρ)テストに使用されることになる。
は、クロック・インバーター2を経てナンドゲート4の
一方の入力端子に印加されると同時に、インバーター2
5を経てナンドゲート27の一方の入力端子に印加され
る。外部テストピンに連結されたテスト入力端子22は
ナンドゲート27の他方の入力端子に連結されると同時
に、インバーター23を経てナンドゲート4.18の一
方の入力端子に連結される。ナンドゲート4の出力は第
1番目のトグル・フリップ・フロップ6のクロック端子
CKに連結されて、上記第1番目のフリップ・フロップ
6の反転出力−Qlは第2番目のトグル・フリップ・フ
ロップ8のクロック端子CKに連結され、このように第
5番目のトグル・フリップ・フロップ14の反転出力可
5は第6番目のトグル・フリップ・フロップ16のクロ
ック端子CKに連結されて、上記の第6番目のトグル・
フリップ・フロップ16の反転出力−06はナンドゲー
)18の他方の入力端子に連結される。このナンドゲー
ト18.27の出力を入力とするナンドゲート20の出
力は第7番目のトグル・フリップ・フロップ29のクロ
ック端子CKに連結される。そして、上記第7番目のト
グル・フリップ・フロップ29の反転出力W7は、第8
番目のトグル・フリップ・フロップ31のクロック端子
CKに連結されると同時に、上記第8番目トグル・フリ
ップ・フロップ31の反転出力Q8とともにそれぞれチ
ップ(Chiρ)テストに使用されることになる。
又、出力A37に印加させるため、入力A33から入力
をインバーター34.36を経て出力A37に印加する
ことにより、すべて3個の外部ピンが必要になる。
をインバーター34.36を経て出力A37に印加する
ことにより、すべて3個の外部ピンが必要になる。
従来の回路に対する作動状態を説明する。第4図の1.
2に図示されたようにlusのサイクル周期を有するク
ロックlが入力され、外部テストピンに連結されたテス
ト入力端子22が「ロー」状態であれば、インバーター
23の出力、即ち、ナンドゲート4の一方の入力端子は
「ハイ」状態になる。
2に図示されたようにlusのサイクル周期を有するク
ロックlが入力され、外部テストピンに連結されたテス
ト入力端子22が「ロー」状態であれば、インバーター
23の出力、即ち、ナンドゲート4の一方の入力端子は
「ハイ」状態になる。
従ってクロックは、インバーター2とナンドゲート4を
経て第1番目の1−グル・フリップ・フロップ6に印加
される。このとき出力可1は、クロックのフォーリング
・エツジ(I’alling Edge)からライジン
グ(R4sing)され、その次にフォーリング・エツ
ジからフォーリングされるので、結局2分周された波型
であって、2usのサイクル周期を有する波型を持つよ
うになる。
経て第1番目の1−グル・フリップ・フロップ6に印加
される。このとき出力可1は、クロックのフォーリング
・エツジ(I’alling Edge)からライジン
グ(R4sing)され、その次にフォーリング・エツ
ジからフォーリングされるので、結局2分周された波型
であって、2usのサイクル周期を有する波型を持つよ
うになる。
同じ方法によって、各トグル・フリップ・フロップ端子
ごとに2分周されて、出力端子Q7BとQ8Bにおいて
は、それぞれ128us、256usのサイクル周期を
有する波型を持つようになる。
ごとに2分周されて、出力端子Q7BとQ8Bにおいて
は、それぞれ128us、256usのサイクル周期を
有する波型を持つようになる。
このとき、テストモードのためにテスト入力端子22を
「ハイ」にすると、インバーター23を経た出力が「ロ
ー」状態となり、ナンドゲート4に入るクロック入力が
遮断され、同じくナンドゲート18に入る入力が遮断さ
れる。
「ハイ」にすると、インバーター23を経た出力が「ロ
ー」状態となり、ナンドゲート4に入るクロック入力が
遮断され、同じくナンドゲート18に入る入力が遮断さ
れる。
これは同時に、ナンドゲート27には「ハイ」信号が印
加され、そしてインバーター2とインバーター25を経
たクロック入力が印加される。そのナンドゲート27の
出力は、ナンドゲート20を経て第7番目のトグル・フ
リップ・フロップ29のクロック端子CKに印加される
。従って、テストモードからは外部クロック入力1が直
接トグル・フリップ・フロップ29のクロック端子CK
に印加され、トグル・フリップ・フロップ29とトグル
・フリップ・フロップ31はそれぞれ第1番目と第2番
目のトグル・フリップ・フロップ6.8のように作動す
るようになる。
加され、そしてインバーター2とインバーター25を経
たクロック入力が印加される。そのナンドゲート27の
出力は、ナンドゲート20を経て第7番目のトグル・フ
リップ・フロップ29のクロック端子CKに印加される
。従って、テストモードからは外部クロック入力1が直
接トグル・フリップ・フロップ29のクロック端子CK
に印加され、トグル・フリップ・フロップ29とトグル
・フリップ・フロップ31はそれぞれ第1番目と第2番
目のトグル・フリップ・フロップ6.8のように作動す
るようになる。
従って、正常作動モードのときにテストする場合より、
テストモードを通じてテストする場合にテスティング時
間がl/64短縮できるようになる。
テストモードを通じてテストする場合にテスティング時
間がl/64短縮できるようになる。
〔発明が解決しようとする課題〕
従って、従来の回路においてテストモード機能を実現さ
せるためには、テストモード専用外部ピンを使用するの
でピンの数が増えるようになり、又、チップのテラセン
ブリ−単価及び基盤(Board)製作の単価が高まる
等、数多くの問題点があった。
せるためには、テストモード専用外部ピンを使用するの
でピンの数が増えるようになり、又、チップのテラセン
ブリ−単価及び基盤(Board)製作の単価が高まる
等、数多くの問題点があった。
本発明は、このような問題点を解決しようとして案出さ
れたもので、その構成を第2図と第3図に示す。以下、
本発明を第2図と第3図に基づいて説明する。
れたもので、その構成を第2図と第3図に示す。以下、
本発明を第2図と第3図に基づいて説明する。
本発明によるテストモード遂行回路では、テストモード
のとき使用されないどの入力ピンであっても兼用できる
ようにしたものである。従って、入力A端子とテスト入
力端子を共同で使用する入力/テストパッド40を通し
て印加された入力は、N型トランスミッションゲート1
02のソース入力端子に入り、更に、トランスミッショ
ンゲート102のゲート端子、電源電圧(Vss)に連
結されている。トランスミッションゲート102のドレ
イン出力端子104は、又他のN型トランスミッション
ゲート105のソース入力端子に連結されると同時に、
N型トランジスター103を経て電源電圧(■。D)に
連結されている。
のとき使用されないどの入力ピンであっても兼用できる
ようにしたものである。従って、入力A端子とテスト入
力端子を共同で使用する入力/テストパッド40を通し
て印加された入力は、N型トランスミッションゲート1
02のソース入力端子に入り、更に、トランスミッショ
ンゲート102のゲート端子、電源電圧(Vss)に連
結されている。トランスミッションゲート102のドレ
イン出力端子104は、又他のN型トランスミッション
ゲート105のソース入力端子に連結されると同時に、
N型トランジスター103を経て電源電圧(■。D)に
連結されている。
N型トランジスター103とN型トランスミッションゲ
ート105のゲートは、N型トランスミッションゲート
105のドレイン出力端子に接触され、P型トランジス
ター107を経て電源電圧(V、。)に連結されている
。P型トランジスター107のゲート入力は電源電圧(
Vss)端子に連結されており、プールアップ(Ful
l−up) )ランシスターとして作用する。
ート105のゲートは、N型トランスミッションゲート
105のドレイン出力端子に接触され、P型トランジス
ター107を経て電源電圧(V、。)に連結されている
。P型トランジスター107のゲート入力は電源電圧(
Vss)端子に連結されており、プールアップ(Ful
l−up) )ランシスターとして作用する。
P型トランジスター107のソース入力端子は、P型ト
ランジスター108とP型トランジスター109に構成
されたインバーター150の入力端子に接続され、イン
バーター150の出力端子は、P型トランジスター11
0とN型トランジスター111に構成されるインバータ
ー151の入力端子に連結されている。更に、インバー
ター151の出力は、従来の回路と同様にナンドゲー)
18の入力端子に印加され、インバーター150の出力
もサンドゲート27の入力端子に信号が印加される。
ランジスター108とP型トランジスター109に構成
されたインバーター150の入力端子に接続され、イン
バーター150の出力端子は、P型トランジスター11
0とN型トランジスター111に構成されるインバータ
ー151の入力端子に連結されている。更に、インバー
ター151の出力は、従来の回路と同様にナンドゲー)
18の入力端子に印加され、インバーター150の出力
もサンドゲート27の入力端子に信号が印加される。
ここで、入力/テストパッド40がテストモードと入力
A信号を同時に印加することができるように、入力/テ
ストパッド40にはインバーター34が連結され、イン
バーター34はインバーター36を経て出力A37に連
結されている。本発明によるテストモード遂行入力回路
の作動状態を説明すれば次の通りである。
A信号を同時に印加することができるように、入力/テ
ストパッド40にはインバーター34が連結され、イン
バーター34はインバーター36を経て出力A37に連
結されている。本発明によるテストモード遂行入力回路
の作動状態を説明すれば次の通りである。
第3図において正常モードとして動作する場合、入力/
テストパッド40で入力され、る信号レベルはUVとV
I、(1の間をスイング(Swing)するようになる
。この時、N型トランスミッションゲートIQ2はオフ
状態にあるようになり、ノード106は、P型トランジ
スター107を通じてVDDレベルにプールアップ(F
ull−up)充電される。
テストパッド40で入力され、る信号レベルはUVとV
I、(1の間をスイング(Swing)するようになる
。この時、N型トランスミッションゲートIQ2はオフ
状態にあるようになり、ノード106は、P型トランジ
スター107を通じてVDDレベルにプールアップ(F
ull−up)充電される。
そして104は、N型トランジスター103がノード1
06の電圧によりターンオン状態になるのでVoo
VTNレベルに充電されるようになる。
06の電圧によりターンオン状態になるのでVoo
VTNレベルに充電されるようになる。
又、インバーター150の出力は「ロー」状態となり、
インバーター151の出力は「ハイ」状態となり第3図
で示す通りナンドゲート27の入力は遮断され、ナンド
ゲート18は動作状態になる。そして、クロック入力1
は、8分周動作をすることによって第4図(1)で示す
ように正常動作をする。この時、テスト入力/テストパ
ッド40は入力A端子の動作のため使用される。
インバーター151の出力は「ハイ」状態となり第3図
で示す通りナンドゲート27の入力は遮断され、ナンド
ゲート18は動作状態になる。そして、クロック入力1
は、8分周動作をすることによって第4図(1)で示す
ように正常動作をする。この時、テスト入力/テストパ
ッド40は入力A端子の動作のため使用される。
一方、テスト入力/テストパッド40の状態を一5Vレ
ベルにダウンさせると、入力Aの出力端子37は「ロー
」レベルになり、N型トランスミッションゲート102
はターンオン状態となって、ノード104の充電電荷が
抜は出るようになる。
ベルにダウンさせると、入力Aの出力端子37は「ロー
」レベルになり、N型トランスミッションゲート102
はターンオン状態となって、ノード104の充電電荷が
抜は出るようになる。
更に、N型トランスミッションゲート105がり−ンオ
ンされ、ノード106の充電電荷が抜は出るようになっ
て、ノード106は「ロー」レベルを維持する。従って
、インバーター150の出力は「ハイ」状態になり、イ
ンバーター151の出力は「ロー」状態となるようにな
る。
ンされ、ノード106の充電電荷が抜は出るようになっ
て、ノード106は「ロー」レベルを維持する。従って
、インバーター150の出力は「ハイ」状態になり、イ
ンバーター151の出力は「ロー」状態となるようにな
る。
この時、ナンドゲート18は遮断状態となってクロック
を受けいれないようになり、ナンドゲート20の入力も
やはり遮断される。ナンドゲート27は、導通状態とな
り、インバーター2.25を通じて入力されたクロック
入力1を受は入れてナンドゲート20を経てトグル・フ
リップ・フロップ29のクロック端子CKに印加され、
第4図の(4)の通り動作して望むテストモード機能を
実現することになる。
を受けいれないようになり、ナンドゲート20の入力も
やはり遮断される。ナンドゲート27は、導通状態とな
り、インバーター2.25を通じて入力されたクロック
入力1を受は入れてナンドゲート20を経てトグル・フ
リップ・フロップ29のクロック端子CKに印加され、
第4図の(4)の通り動作して望むテストモード機能を
実現することになる。
本発明の回路を利用することによって、テストモードの
ために別途のテストピンを使用しないで既存のピンを兼
用することによって、外部のピン数を減らすことができ
るで、チップアッセンブリーの単価を節減できると同時
に基盤製作を簡便にして製作費用を節減できる効果があ
るのである。
ために別途のテストピンを使用しないで既存のピンを兼
用することによって、外部のピン数を減らすことができ
るで、チップアッセンブリーの単価を節減できると同時
に基盤製作を簡便にして製作費用を節減できる効果があ
るのである。
第1図は従来のテストモード機能遂行入力回路の一実施
例図、 第2図は本発明によるテストモード機能遂行入力回路図
、 第3図は本発明の入力回路の一実施例図、第4図は第3
図でのタイミング図、 第5図は本発明による回路の作動状態シミュレーション
出力表示図である。 1・・・クロック入力端子、2,23,25゜34.3
6・・・インバーター 4.18,20゜27・・・ナ
ンドゲート、22・・・テスト入力端子、6,8,10
,12,14,16.29゜31・・・トグル・フリッ
プ・フロップ。 手 続 補 正 書(方式) %式% ■、事件の表示 平成1年特許願第224315号 2、発明の名称 テストモード機能遂行入力回路 3、補正をする者 事件との関係
例図、 第2図は本発明によるテストモード機能遂行入力回路図
、 第3図は本発明の入力回路の一実施例図、第4図は第3
図でのタイミング図、 第5図は本発明による回路の作動状態シミュレーション
出力表示図である。 1・・・クロック入力端子、2,23,25゜34.3
6・・・インバーター 4.18,20゜27・・・ナ
ンドゲート、22・・・テスト入力端子、6,8,10
,12,14,16.29゜31・・・トグル・フリッ
プ・フロップ。 手 続 補 正 書(方式) %式% ■、事件の表示 平成1年特許願第224315号 2、発明の名称 テストモード機能遂行入力回路 3、補正をする者 事件との関係
Claims (1)
- (1)入力A端子とテスト入力端子を共同でなす入力/
テストパッド(40)と、上記入力/テストパッド(4
0)から入力される信号レベルに従って、ノード(10
6)の充電電圧を制御するP型トランジスター(107
)と、上記P型トランジスター(107)により制御さ
れるノード(106)の充電電圧によりノード(104
)の充電電圧を制御するトランジスター(103)と、
入力/テストパッド(40)で入力される信号レベルに
より各ノード(104)(106)の充電電荷を制御す
るトランスミッションゲート(102)(105)と、
トランジスター(108、109)で構成され、ノード
(106)状態を反転させた後、インバーター(151
)とナンドゲート(27)の入力端子に印加して、ナン
ドゲート(27)出力を制御するインバーター(159
)と、上記インバーター(150)の出力を反転させナ
ンドゲート(18)の入力端子に印加することによって
ナンドゲート(18)の出力を制御するインバーター(
151)を含めて、テストモードのために別途の外部ピ
ン数を減らすようにしたものを特徴とするテストモード
機能遂行入力回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019880011062A KR950011803B1 (ko) | 1988-08-30 | 1988-08-30 | 테스트 모우드 기능 수행, 입력 회로 |
KR11062 | 1988-08-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02162273A true JPH02162273A (ja) | 1990-06-21 |
Family
ID=19277257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1224315A Pending JPH02162273A (ja) | 1988-08-30 | 1989-08-30 | テストモード機能遂行入力回路 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPH02162273A (ja) |
KR (1) | KR950011803B1 (ja) |
DE (1) | DE3928559A1 (ja) |
GB (1) | GB2222689A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010181230A (ja) * | 2009-02-04 | 2010-08-19 | Rohm Co Ltd | 半導体装置 |
Families Citing this family (2)
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---|---|---|---|---|
US8829932B2 (en) * | 2010-07-23 | 2014-09-09 | Fairchild Semiconductor Corporation | No pin test mode |
KR102291002B1 (ko) * | 2019-05-23 | 2021-08-20 | 우경제 | 곤약 떡 제조 방법 |
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JPS5928986A (ja) * | 1982-08-10 | 1984-02-15 | 松下電工株式会社 | 電気かみそりの外刃 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2917126C2 (de) * | 1979-04-27 | 1983-01-27 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Verfahren zum Prüfen einer integrierten Schaltung und Anordnung zur Durchführung des Verfahrens |
JPS62170094A (ja) * | 1986-01-21 | 1987-07-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
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JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
-
1988
- 1988-08-30 KR KR1019880011062A patent/KR950011803B1/ko not_active IP Right Cessation
-
1989
- 1989-08-25 GB GB8919372A patent/GB2222689A/en not_active Withdrawn
- 1989-08-29 DE DE3928559A patent/DE3928559A1/de not_active Withdrawn
- 1989-08-30 JP JP1224315A patent/JPH02162273A/ja active Pending
Patent Citations (2)
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JPS57133656A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor integrated circuit incorporated with test circuit |
JPS5928986A (ja) * | 1982-08-10 | 1984-02-15 | 松下電工株式会社 | 電気かみそりの外刃 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010181230A (ja) * | 2009-02-04 | 2010-08-19 | Rohm Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
KR950011803B1 (ko) | 1995-10-10 |
GB2222689A (en) | 1990-03-14 |
GB8919372D0 (en) | 1989-10-11 |
KR900003725A (ko) | 1990-03-26 |
DE3928559A1 (de) | 1990-04-05 |
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