JPH02110895A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］ （産業上の利用分野） 本発明は、強誘電体セルを用いた半導体メモリに係り、
例えば半導体ディスクや画像処理用メモリの分野に使用
される半導体メモリに関する。 （従来の技術） ＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）は
、従来、第１２図に示すように、１つの情報保持用のキ
ャパシタＣ１と１つの電荷転送用のＭＯＳトランジスタ
Ｔ１とが接続されてなるメモリセルを用いている。この
メモリセルは、キャパシタＣ１の一端側の電極には一定
のセルプレート電圧Ｖｐを印加しておき、ワード線ＷＬ
を高レベルにしてＭＯＳ）ランジスタＴ１をオンにする
ことによって、キャパシタＣ１にビット線ＢＬからＭＯ
Ｓ）ランジスタｆ１を介して電荷を書込み、ワード線Ｗ
Ｌを低レベルにしてＭＯＳトランジスタＴ１をオフにす
ることによって、キャパシタＣ１の電荷（データ）を保
持しておくものである。 上記したように、ＤＲＡＭは、セル構造が単純であるこ
とからセル面積が小さいという特徴があり、高密度の記
憶素子として半導体メモリのうちで最も多く使用されて
いる。しかし、ＤＲＡＭの欠点として、セルキャパシタ
に蓄えられた電荷によってデータの保持を行うので、例
えば電荷転送用トラレジ２スタのサブスレッショルドリ
ーク等、様々な要因によるリークによってセルフ電荷が
失われてしまうということがある。このリークによって
失われてしまう電荷を補給するために、リフレッシュ動
作を一定期間毎に行って、セルデータを保持しなければ
ならないことは周知である。 また、Ｄ　ＲＡ　Ｍは、高速に読み書きできるが、電源
をオフすればリフレッシュ動作が行われなくなり、記憶
内容が失われてしまう、いわゆる揮発性の半導体メモリ
である。 そこで、ＤＲＡＭの高密度性を活かしながら、リフレッ
シュの必要性と電源オフ時の揮発性から解放されるよう
なＲＡＭ、Ｌかも、高速に読み書きできるものを研究し
ようという努力がなされてきた。特に、最近、不揮発性
で、かつ、データの書換えが容易なメモリ機能を有する
素子として、強誘電′体セルが発表（Ｅｌｃｃｔｒｏｎ
ｌｃｓ／Ｐｃｂ、４．１９８８Ｐ、３２　：　Ｅｌｃｃ
ｔｒｏｎ１ｃｓ／Ｐｃｂ、１ｇ、１９８８　Ｐ、９１−
Ｐ、９５）されている。この強誘電体セルは、強誘電体
Ｐ　Ｚ　Ｔ　（Ｌｅａｄ　ＺｌｒｃｏｎａＬｅ　Ｔｌｔ
ａｎａｔｅ　）の自発分極特性を利用してデータを保持
するものである。しかし、この強誘電体セルをＲＡＭへ
応用する方法は、ＳＲＡＭのセルへ余分な付加素子を追
加した方式であり、セル面積が小さくならながったり、
ＤＲＡＭのセルに近い方式であっても、１ビット当り２
つのセルが必要であり、かつ、セルデータの読出し動作
が複雑であるなどの問題がある。 （発明が解決しようとする課題） 本発明は、上記したような強誘電体セルをＲＡＭへ応用
する従来の方法は、セル面積が大きくなり、セルデータ
の読出し動作が複雑であるなどの問題がある点に鑑みて
なされたもので、従来のＤＲＡＭの回路設計およびプロ
セス技術がら大きく離れることなく強誘電体セルを応用
することができ、リフレッシュ動作が不要になり、不揮
発性を有する半導体メモリを提供することを目的とする
。 ［発明の構成〕 （課題を解決するための手段） 本発明は、メモリセルによって生じたビット線対の電位
変化を検知増幅するセンスアンプ系を有するゝ１１導体
メモリにおいて、前記メモリセルは、強、Ａ電体をキャ
パシタの電極間に挟んだ構造を持つ強誘電体キャパシタ
の一方の電極の電位が、前記ビット線の論理的な“１″
と“０°に対応する電位のほぼ中間レベルに固定され、
この強誘電体キャパシタの他方の電極とビット線との間
に電荷転送用トランジスタが接続されてなり、上記強誘
電体キャパシタの電極間の最大間隔をｄ　（ｃｍ）、上
記強誘電体の自発分極を反転し、殆んど変化しなくなる
のに要する電場の強さをＥｔ（ｖ／ｃｒｎ）で表わした
とき、Ｅｔ×ｄの値か、前記ビット線の論理的な“１“
と“Ｏ″に対応する電位の差のほぼ十分よりも小さいこ
とを特徴とする。 （作用） ビット線対は、セルデータのアクセスが１５：１始され
るまでの間は、セルプレート電位レベルにほぼ等しいレ
ベルにイコライズされており、アクセスが開始されて前
記メモリセルの電荷転送用トランジスタおよびリファレ
ンスセルの電荷転送用トランジスタかオンする直前に、
Ｖｃｃ電ｂｔ、　、Ｖ　ＳＳ’ｈ位の２つの電源レベル
の一方付近のレベルに設定される。その後、メモリセル
の７１５　ｍ転送用トランジスタおよびこのメモリセル
と対をなす側のビット線に接続されているリファレンス
セルの電荷転送用トランジスタがオンし、一方のビット
線にはリファレンスセルによりリファレンスレベルが発
生し、もう一方のビット線には前記メモリセルのデータ
によるデータレベルが発生する。この後は、従来のＤＲ
ＡＭと同１．策に、このビット線対のレベルかセンス増
幅される。 書込み動作に際しては、従来のＤＲＡＭと同様にデータ
の書込みが可能になる。 （実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。 第１図は、メモリセルによって生じたビット線対の電位
変化を検知増幅するセンスアンプ系を釘する半導体メモ
リとして、例えば従来のＤ　ＲＡ、　Ｍのセルデータセ
ンス系に強誘電体キャパシタを持つメモリセル、リファ
レンスセルを採用したメモリの一部（セルが行列状に配
列されたメモリセルアレ・ｒの１カラムに対応する部分
を代表的に取出している）を示している。 ここで、ＢＬおよびＢＬはビット線対、ＭＣ。 およびＭＣ３は一方のビット線ＢＬに接続されているメ
モリセル、ＭＣ２およびＭ　Ｃ、、は他方のビット線Ｂ
Ｌに接続されているメモリセル、ＷＬｉおよびＷＬ２は
一方のビット線ＢＬに接続されているメモリセルの電荷
転送用トランジスタＴ１およびＴ３のゲートに接続され
ているワード線、ＷＬＩおよびＷＬ２は他方のビット線
ＢＬに接続されているメモリセルの電荷転送用トランジ
スタＴ２およびＴ４のゲートに接続されているワード線
、ＲＥＦはメモリセルデータの読出しレベルに対するリ
ファレンスレベルを発生してビット線対に供給するリフ
ァレンスレベル発生回路、ＰＲはビット線プリチャージ
回路、ＳＡはビット線対の電位変化を検知増幅するセン
スアンプ、ＤＱおよびＤＱはデータ線対、Ｇ、およびＧ
２はビット線対とデータ線との間に接続され、列選択信
号Ｃ５Ｌによりスイッチ制御されるビット線選択トラン
ジスタである。 メモリセルＭＣ，〜ＭＣ４は、それぞれ第２図（ａ）お
よび（ｂ）に示すように、強誘電体２０を金属などの導
電体からなるキャパシタ電極２］、２２間に挟んだ構造
を持ち、一方の電極（セルプレート）の電位ＶＰＦか前
記ビット線の論理的な“１“に対応する電位Ｖ　１１と
“０”に対応する電１立Ｖ１、のほぼ中間レベルの電位
（Ｖｌｌ＋Ｖｌ、）／２に固定されている強誘電体キャ
パシタＣＦと、この強誘電体キャパシタＣＦの他方の電
極と一方のビット線ＢＬまたは他方のビット線ＢＬとの
間に接続され、ゲートがワード線ＷＬに接続されている
電荷転送用トランジスタＴＦとからなる。 強誘電体キャパシタＣＦの電極間の最大間隔ｄ（ｃｍ）
は、後述するようにある値以下に作られている。 リファレンスレベル発生回路ＲＥＦは、それぞれメモリ
セルＭＣ，−ＭＣ４の強誘電体キャパシタＣＦのほぼ１
／２の面積と容量を持つ２個のすファレンス用強誘電体
キャパシタと、この２個のリファレンス用強誘電体キャ
パシタと１つのビット線との間にそれぞれ接続されてい
る２個の？ＬＬ荷転逆転送用トランジスタらなるリファ
レンスセルが用いられており、その詳細は後述する。 ここで、強誘電体の性質を第４図に示す。横軸は強誘電
体に印加される外部電場、即ち、前記強誘電体キャパシ
タの電極２１．２２間にＶ　（ｖ）の電圧が印加された
時のＥ　（ｖ／ｃｍ）＝Ｖ　（ｖ）／ｄ（ｃｍ）の値を
示し、縦軸は自発分極Ｐを〆ｊくしており５５強、透電
体のＰとＥとの関係は、いわゆるヒステリシスの関係を
持っている。 いま、強誘電体の分極のドメインがばらばらであって全
体として分極を示さない状態から電場を印加する場合を
考える。先ず、Ｅを正方向に増大していくと、分極がＯ
からＡまで増大していく。 分極がＡの状、聾は、一定の方向の分極を持ったトメ・
ｒンのみとなって、分極は殆んど増加しなくなる。この
時の電場をＥｔで表わす。この後、Ｅを小さくしていっ
て零にしても、分極は零にならすにＰｓが維持され、さ
らに、逆方向にＥを増大していくと、分極は図中４１の
カーブにしたがってＡからＢまで変化する。分極がＢの
状態は、前記分極がＡの状態とは逆方向の分極を持った
ドメインのみとなって、分極は殆んど増加しなくなる。 この時の電場を−Ｅｔで表わす。再び、Ｅを増大してい
くと、分極は図中４２のカーブにしたがってＢからＡま
で変化する。この時、Ｅを零にしても、分極は零になら
ずに−Ｐｓが維１ｊｊされる。 上述したように、強誘電体を電極間に挟んだ強、透電体
キャパシタに電場Ｅｔを生じるような電圧を与えると、
その後、上記電極をｔｆ遊状態にしても、分極の向きは
自発分極として維持される。この自発分極による強誘電
体の表面電荷はリークなどにより自然消滅することはな
く、逆方向の電場がかかって分極が零とならない限りは
、電場Ｅｔによって生じた分極の向きを維持し、その値
はほぼ１Ｐｓｌのままである。 ところで、第２図（ｂ）に示した強誘電体キャパシタの
電極間の最大間隔ｄ（ｃｍ）であるが、ビット線の論理
的な“１″に対応する電位Ｖ１１、“Ｏ″に対応する電
位Ｖ　ｌ、によって強誘電体の分極の向きが反転できる
ように設定しなければならない。即ち、セルプレート電
位をＶＰＦで表わすと、Ｖｌｌ−ＶＰＦ＝ＶＰＦ−ＶＬ ｚ　（Ｖｌｌ　＋ＶＬ　）　／２＞Ｅ　ｔ　ｘｄを満足
するように決めなければならない。ここで、Ｅ

【は使用
する強誘電体によって決まる直であり、分極の向きを反
転して値を飽和するのに十分な電場の大きさである。例
えばＥ　ｔ　−１００（１ｖ　／　ｃ　ｍ、Ｖｌｌ−５
ｖ、Ｖｌ、−０ｖならＶｌ）Ｆ−２，５ｖであるから ｄ＜２，５ｖ÷１０００　ｖ　／　ｃ　ｍ　−２５Ｂ　
ｍとすればよい。 このように電極間間隔ｄを設定しておけば、ビット線に
Ｖｌｌを与えた時とＶＬを与えた時とで分極が反対方向
を向くようにスイッチ制御でき、しかも、強制的な反転
を生じさせるまでは一定のデータとしての自発分極を保
持する。ことができる。 次に、第２図（ａ）に示したような強誘電体キャパシタ
を持つメモリセルの具体的な構造について記述する。強
誘電体は、電場のかかった部分だけ分極の向きが変化す
る。即ち、その部分の分極が単一ドメイン構造へと変化
するので、連続した強誘電体層でも部分部分の分極状態
を変化させることができる。そこで、従来のＤＲＡＭの
メモリセルの酸化膜と同じように用いて、しかも、分極
状態としてデータを不揮発的に保ＦｊＩできる。ここで
、不揮発性メモリで注意しなければならないのは、メモ
リセルの電極に直接つながるノードの拡散層の割合をな
るべく小さ（して基板電位レベルとのカップリングを減
らすことが必要であるということである。このカップリ
ングを減らさないと、電源のオン、オフ時に基板電位レ
ベルを介して、自発分極を反転させるようなノイズがメ
モリセルに発生するおそれがある。 以上述べたことを考慮したメモリセルの平面パターンお
よび断面構造を第５図（ａ）および（ｂ）に示している
。即ち、シリコン基板１の表面に素子分離用のフィール
ド酸化膜２が形成された後に、索Ｔ−領域の基板表面上
にゲート絶縁膜３を介して電荷転送用トランジスタのゲ
ート電極（およびワード線）４となる第１導電層である
ポリシリコンがパターニング形成されている。次に、こ
のゲート７ｕ極４をマスクとして、上記電荷転送用トラ
ンジスタのソース、またはドレインになる不純物拡散層
領域５．５′が形成され、さらに、基板上に酸化膜など
の絶縁層６が形成されている。 そして、絶縁層６に前記電荷転送用トランジスタのソー
ス（または、ドレイン）になるーｈ゛の不純物拡散層領
域５まで達するようにコンタクトホールが形成された後
、この絶縁層６上に第２導電層であるポリシリコン７が
堆積されて不純物拡散層領域５へ導電性のコンタクトが
とられ、このポリシリコン７が島状にパターニングされ
て個々のメモリセル川として独立した強誘電体キャパシ
タの一方の電極７が形成されている。 次に、基板上の仝而に８メモリセルに共通の強誘電体層
８か形成され、その上に第３導電層であるポリシリコン
９が堆積され、このポリシリコン９と強誘電体層８とが
パターニングされて強誘電体キャパシタの他ノｊの電極
（プレート電極）９が各メモリセルに共通に形成されて
いる。これにより、第３導電層であるポリシリコン９の
下以外にある強誘電体層は除去されている。 次に′、基板上に酸化膜などの層間絶縁層１０が形成さ
れ、この層間絶縁層１０に前記電荷転送用トランジスタ
のドレイン（または、ソース）になる他方の不純物拡散
層領域５′まで達するようにコンタクトホールか形成さ
れた後、この層間絶縁層１０上に第４導電層１１である
アルミニウム、またはポリシリコン、またはポリシリコ
ンとシリサイドとの複合膜が堆積されて不純物拡散層領
域５′へ導電性のコンタクトがとられ、この第４導電層
１１がパターニングされてビット線１１か形成されてい
る。 このようにして、従来のＤ　ＲＡ　Ｍの積み上げ構造の
メモリセルと殆んど変わらない構造で強誘電体キャパシ
タを持つメモリセルが実現されているので、メモリセル
の占６面積は小さく、集積度も従来のＤＲＡＭとほぼ同
じになる。 次に、上記したように構成されたセンス系を合するＲＡ
Ｍにおけるメモリセルデータのセンス動作を説明する。 先ず、メモリセルとビット線との間の電荷の移動量につ
いて説明する。第６図（ａ）および（ｂ）は、メモリセ
ルかビット線に接続される前の初期状態と、接続された
後の最終状態（選択状態）とにおける各部の電位などを
模式的に示したものである。上記メモリセルの強誘電体
キャパシタＣＦのセルプレートの電位はＶＰＩ’であり
、このメモリセルに書込まれているデータが“Ｏ″か“
１°であるかにしたかって、対向７１ｉ１−ｍ（電荷転
送用トランジスタに接続されている電極）の電位Ｖｉは
、 ＶＬ≦Ｖｉ≦ＶＰｌコマタは　ＶＰＦ≦Ｖ　ｉ　≦Ｖｌ
ｌとなる。これは、書込まれているデータが“Ｏ“の時
は、先ず、Ｖｉ＝Ｖ１．とじて“０”に対応する自発分
極を作り、その後、読出し期間以外には、このメモリセ
ルを長時間アクセスしなければＶｉ−ｖｐｐとなるよう
に電荷転送用トランジスタを弱くオンとするため、アク
セス間隔によってはｖｉがＶ　ＬとＶＰＦとの中間レベ
ルとなるためである。 同様に、書込まれているデータが“１“の時は、Ｖｉ−
Ｖｌｌとして“１“にｋ・ｌ応する自発分極を作゛るた
めに、ｖｉはＶ　ＩＩとＶＰＦとの中間レベルを取り得
る。なお、ここで、最終的にはＶｉ−ＶＰＰと設定され
るようにしておくのは、電極を完全なｔ９遊状態にして
おいた場合、電荷のリーク先（例えば基板電位レベルへ
のリークなど）によっては、電極の電位は書込んだ自発
分極を反転させることもあり得るからである。 いま、ビット線の容量ｃＢの初期レベルをＶ　ＳＳ。 自発分極の大きさをＰＳ、強誘電体キャパシタＣＦの対
向面積をＡ、その容量をＣで表わした時、メモリセルが
ビット線に接続された後の最終状態（選択状態）でのビ
ット線の電位Ｖｆを前記Ｖｔと対応させて第６図（ｂ）
に示している。書込まれているデータが“０“の時には
、 Ｖｆ＝Ｃ−Ｖｉ／　（Ｃ＋ＣＢ） 己なり、書込まれているデータが“】”の時には、Ｖｆ
−２Φ　Ａ　　−Ｐｓ　　／　　（Ｃ＋ＣＢ　　）＋Ｃ
−Ｖ　　ｉ／　　（Ｃ＋Ｃ１１） となる。即ち、書込まれているデータが“０″のメモリ
セルと書込まれているデータが“１“のメモリセルとで
は、」１記Ｖｆに最小でも２・Ａ・Ｐｓ　／　（Ｃ＋Ｃ
Ｉ３　）の差が存在する。従って、“０”と“１″のリ
ファレンスレベルとして、第６図（ｂ）中に示している
レベルＶＩ？ｌＥｌンを設定できれば、メモリセルのデ
ータをＶｉに無関係にセンスすることができる。 これに対して、読出１５前のビット線電位Ｖ　１３かＶ
ｃｃであった時には、最終状態（選択状態）でのＶｆは
、第６図（ｂ）中に示してい６ＶｆにＣＯ＃Ｖｃｃ／　
（Ｃ＋　ＣＢ　） を加えたものとなる。 次に、上記リファレンスレベルを作り出す動作を第７図
（ａ）および（ｂ）を参照して説明する。 第７図（ａ）および（ｂ）は、第３図に示したリファｌ
ノンスレベル発生回路ＲＥＦのり、アアレンスセルかビ
ット線に接続される前の初期状態と、接続された後の最
終状態（選択状態）とにおける各部の電位などを模式的
に示したものである。上記リファレンスセルの２つのリ
ファレンス用強誘電体キャパシタＤＣＡ、ＤＣＢは、そ
れぞれ前記メモリセルの強誘電体キャパシタＣＦのほぼ
半分の面積Ａ／２と容量ｃ／２を持つ。そして、一方の
リファレンス用強誘電体キャパシタＤＣＡのセルプレー
ト電位をＶＰＦ（メモリセルの強誘電体キャパシタＣＦ
のセルプレート電位と同じ）、他方のリファレンス用強
誘電体キャパシタＤＣＢのセルプレート電位をＶｐ（Ｖ
ｅｃ電位、またはＶｓｓ電位）と表わす。また、第６図
のＶｉに相当する電位はＶＰＰにしておく。読出し前の
ビット線電位ＶＢがＶｓｓかＶｃｃかにしたがって、」
−記一方のリファレンス用強誘電体キャパシタＤＣＡの
初期状態を第７図（ｂ）に示すように設定しておく。 即ち、ＶＢ−ＶｓｓＯ時は、上記一方のリファレンス用
強誘電体キャパシタＤＣＡに“１“　Ｖｌｌ−ＶＣＣの
時は、上記一方のリファレンス用強誘電体キャパシタＤ
ＣＡに“０”を書込んでおく。なお、リファレンス用強
：Ａ電体キャパシタＤＣＢの初期状態は、対向電極の電
位がＶＰＩＩ’なのでＶｐ−ＶＣＣでは“Ｑ”　　ｖｐ
−ｖｓｓでは′１＃となっている。リファレンスセルが
ビットぜんに接続されると、リファレンス用強誘電体キ
ャパシタＤＣＢは、読出し前のビット線電位ＶＢがＶｓ
ｓかＶｃｃのいずれのレベルにあっても、セルプレート
電位がＶｐであるので、その強誘電体の“Ｏｏ　　“１
”の状態は変化しない。そして、リファレンス用強誘電
体キャパシタＤＣＢでは、ビット線電位Ｖ　１３とＶＰ
Ｐとの関係は、上記リファレンスセルがビット線に接続
されると、その内容が反転するようなレベルに設定され
ているので、上記リファレンスセルがビット線に接続さ
れた後の最終状ｆ！！５（選択状態）は、読出し前のビ
ット線電位ＶＢがＶｓｓてあった時には、 Ｖ　ｆ　＝Ａ−Ｐｓ　／　（Ｃ＋ＣＢ　）＋Ｃ−ＶＰＩ
コ／（Ｃ→−ＣＢ） となる。これは、第６図（ｂ）中に示しているリファレ
ンスレベルＶＲＩ：Ｐに対応する。 これに対して、読出し前のビット線電位ＶＢがＶＣＣで
あった時にも、Ｖｆは第６図（ｂ）のＶ　ＲＥＩ’にＣ
Ｂ　−ＶＣＣ／　（Ｃ＋　ＣＢ　）を加えた読出し前の
ビット線電位ＶＢがＶＣＣの場合のリファレンスレベル
になる。 上述したリファレンスレベルを発生するためのリファレ
ンスレベル発生回路ＲＥＦとして、上記読出し前のビッ
ト線電位ＶＢがＶＳＳとなる場合に対応する構成を第３
図に示している。即ち、ビット線ＢＬおよびＢＬにそれ
ぞれ１個のリファレンスセルＲＣおよびＲＣが接続され
、ビット線対にビット線レベルセット回路ＬＳが接続さ
れている。ビット線ＢＬに接続されているリファレンス
セルＲＣは、前記メモリセルの強誘電体キャパシタＣＦ
のほぼ１／２の面積Ａ／２と容量Ｃ／２を持つ２個のリ
ファレンス用強誘電体キャパシタ（ＤＣ，およびＤＣ２
）と、この２個のリファレンス用強誘電体キャパシタの
それぞれ一方の電極と一方のビット線ＢＬ間に各対応し
て接続されている電荷転送用トランジスタ（ＤＴｌおよ
びＤＴ２）とからなる。 同様に、他方のビット線ＢＬに接続されているリファレ
ンスセルＲＣは、前記メモリセルの強調７１ｉ　体キャ
パシタＣＦのほぼ１／２の面積Ａ／２と容量Ｃ／　２を
持つ２個のリファレンス用強誘電体キャパシタ（ＤＣ３
およびＤＣ，、）と、この２個のリファレンス用強誘電
体キャパシタのそれ゛ぞれ一ノｊの電極と他方のビット
線ＢＬ間に各対応して接続されている電荷転送用トラン
ジスタ（ＤＴ３およびＤＴ、、）とからなる。 そして、一方のビット線ＢＬに接続されている２個の’
１５　ｄ：ｊ転送用トランジスタ（ＤＴ、およびＤＴ２
）　の各ゲートには、ダミーワード線ＤＷＬからダミー
ワード線信号が与えられるようになっており、この２個
の７３３　Ｑ転送用トランジスタ（ＤＴ、およびＤ　Ｔ
　２　）にそれぞれ接続されているリファレンス用強誘
電体キャパシタ（ＤＣ，およびＤＣ２）の他方の電極は
、対応してＶＳＳＳＳ電工び前記ビット線の論理的な“
１”に対応する電位Ｖ　Ｂと“Ｏ“に対応する電位Ｖｌ
、のほぼ中間レベルの電位（ＶＩｌ＋ＶＬ）／２に固定
されている。上記中間電位が与えられているリファレン
ス用強誘電体キャパシタＤＣ２の自発分極は、これに接
続されている電荷転送用トランジスタＤＴ２がデータセ
ンス時にオンした時に反転するような向きに設定されて
いる。 そして、上記中間電位が与えられているリファレンス用
強誘電体キャパシタＤＣ２と電荷転送用トランジスタＤ
Ｔ２との接続ノードＮｄとＶｃｃ７ｔｉ位との間に、１
メモリサイクル毎に接続ノードＮｄの電位をリセットす
るためのリセット用トランジスタＤＳ１が接続されてお
り、このトランジスタＤＳ、のゲートには、リセット線
からリセット信号ＤＣ３Ｔが与えられるようになってい
る。 同様に、他方のビット線ＢＬに接続されている２個の電
荷転送用トランジスタ（ＤＴ３およびＤＴ４）の各ゲー
トには、反転側のダミーワード線ＤＷＬからダミーワー
ド線信号が与えられるようになっており、この２個の電
荷転送用トランジスタ（ＤＴ、およびＤＴ４．）にそれ
ぞれ接続されているリファレンス用強誘電体キャパシタ
（ＤＣ３およびＤＣ４）の他方の電極は、対応して中間
レベルの電位およびＶｓｓ電位に固定されており、上記
中間電位が与えられているリファレンス用強誘電体キャ
パシタＤＣ３の自発分極は、これに接続されている電荷
転送用トランジスタＤＴ３かデータセンス時にオンした
時に反転するような向きに設定されている。 そして、上記中間電位が与えられているリファレンス用
強誘電体キャパシタＤＣ３と電荷転送用トランジスタＤ
Ｔ、との接続ノードＮｄとＶＣＣ電位との１１１１に、
１メモリサイクル毎に接続ノード「１の電位をリセット
するためのリセット用トランジスタＤＳ２が接続されて
おり、このトランジスタＤＳ２のゲートには、前記リセ
ット線からリセット信号ＤＣ８Ｔが与えられるようにな
っている。 次に、第１図のセルデータセンス系を有するメモリの動
作について、第８図に示す動作波形および第３図のリフ
ァレンスレベル発生回路ＲＥＦを参照して説明する。 先ず、動作の概要を述べる。ビット線対は、メモリセル
データのアクセスが開始されるまでの間は、セルプレー
ト電位ＶＰＰのレベルにほぼ等しいレベルにイコライズ
されており、アクセスが開始されてメモリセルの電荷転
送用トランジスタおよびリファレンスセルの電荷転送用
トランジスタがオンする直前に、ＶＣＣ電位、ＶＳＳ電
位の２つの電源レベルの一方付近のレベル（本例ではＶ
ｓｓ電位）に設定される。その後、メモリセルの電荷転
送用トランジスタおよびこのメモリセルと対をなす側の
ビット線に接続されているリファレンスセルの電（Ｊ転
送用トランジスタがオンし、このリファレンスセルのう
ちの１つのリファレンス用強誘電体キャパシタの自発分
極が反転して一方のビット線にリファレンスレベルが発
生し、もう一方のビット線には前記メモリセルのデータ
によるデータレベルが発生する。この後は、従来のＤ　
ＲＡ　Ｍと同様に、このビット線対のレベルがセンス増
幅される。 次に、上記動作を詳述する。ワード線ＷＬＩが立上がっ
てメモリセルＭ　Ｃ、がアクセスされる場合を考える。 アクセスが開始される前は、ダミーワード線ＤＷＬおよ
びＤＷＬはそれぞれ“Ｈ″レベルあり、リファレンスセ
ルの電荷転送用トランジスタＤＴ＋−ＤＴ４は十分オン
状態であり、全てのワード線ＷＬ１、ＷＬｌ、ｗＬ２・
・・はメモリセルの電荷転送用トランジスタＴ１〜Ｔ４
がオンする程度のレベルになっている。また、ＢＬＰ信
号は“Ｈ“レベルであり、プリチャージ回路ＰＲのトラ
ンジスタＰ１〜Ｐ３はオンとなっていて、ビット線ＢＬ
およびＢＬはそれぞれｖｐｐの１ノベルになっている。 従って、リファレンス用強誘電体キャパシタＤＣ２およ
びＤＣうのビット線側電極（前記接続ノートＮｄおよび
Ｎｄ）の電位はそれぞれＶ　ＰＰ。 メモリセル用強誘電体キャパシタＣ，−Ｃ４のビット線
側電極の電位はそれぞれほぼｖｐｐ近くのレベルになっ
ている。従って、セルプレート電位がＶＳＳであるリフ
ァレンス用強誘電体キャパシタＤＣ，およびＤＣ４はそ
れぞれ１ｍの状態にセットされている。また、セルプレ
ート電位がＶＰＰであるリファレンス用強誘電体キャパ
シタＤＣ２およびＤＣ３は、前回のアクセスの終わりに
“１”がセットされている。 さて、アドレスが決まり、アクセスが開始されると、先
ず、ダミーワード線ＤＷＬ、ＤＷＬおよび全てのワード
線ＷＬ１、ｗＬｌ、ｗＬ２・・・がＶｓｓレベルとなり
、リファレンスセルの電荷転送用トランジスタＤＴ、〜
ＤＴ、およびメモリセルの電荷転送用ｉ・ランジスタＴ
１〜Ｔ１がオフする。 その後、ＢＬＰ信号が立ち下がってプリチャージ回路Ｐ
ＲのトランジスタＰ１〜Ｐ、がオフし、ビット線ＢＬお
よびＢＬはそれぞれＶＰＩ！レベルから切り離される。 次に、ＢＬＳＴ信号が立上がってビット線レベルセット
回路ＬＳのトランジスタ５Ｉ−８３かオンになり、ビッ
ト線ＢＬおよびＢＬはそれぞれセルデータ検出のための
レベルに設定される。この例では、ビット線ＢＬおよび
ＢＬはＶＳＳレベルにセットされる。 この後、ＢＬＳＴ信号が立下がると、データをビット線
ＢＬおよびＢＬへ転送するために、ワード線ＷＬＩおよ
びダミーワード線ＤＷＬのみが立上がり、メモリセルの
電荷転送用トランジスタＴ１およびリファレンスセルの
電荷転送用トランジスタ（ＤＴ、およびＤＴ、）か十分
オン状態になる。このビット線ＢＬおよびＢＬへのデー
タの転送レベルは、第６図および第７図に示した通りで
あり、ビット線対には、はぼＡ−Ｐｓ／（Ｃ＋ＣＢ）の
レベル差が生じる。 従って、強誘電体キャパシタとしては、面積Ａか大きい
程、強誘電体の自発分極Ｐｓが大きい程、ビット線容量
ＣＢが小さい程、データ転送量が大きいか、従来のＤＲ
ＡＭと異なるのは、セルの容量は小さい方がよいという
ことである。この場合、面積Ａは小さくできないので、
自発分極Ｐｓの反転条件が許す限り、強誘電体を厚くし
た方がよい。 また、ビット線ＢＬおよびＢＬにデータか転送された後
のセンス増幅は、従来の一般的なりＲＡＮｌと同様であ
るが、ビット線ＢＬおよびＢＬのレベルか（−１ずれも
ＶＳＳ側にあることが異なる。そこで、本実施例でのセ
ンス増幅は、先ず、ＳＥＰ信号を立上げ、センスアンプ
ＳＡのＰＭＯ８Ｉ−ランジスタＳＰ１およびＳＦ３によ
りＶＣＣ側に向がってセンスを行い、その後、Ｓ　Ｅ　
Ｎ　に号を立下げ、ＮＭＯ８）ランジスタＳＮ、および
ｓＮ２によりＶｓｓ側のビット線のレベル確保を行う。 ビット線対のレベル差が十分増幅された後に、選択され
たＣＳＬ信号が立上がってトランジスタＧ、およびＧ２
がオンになり、このトランジスタＧ１およびＧ２を介し
てデータ線ＤＱおよびＤＱへとデータか転送されて読出
しが完了する。 次に、次のサイクルのための初期状態を作る動作へと入
っていく。先ず、今まで立上がっていたワード線ＷＬＩ
およびダミーワード線ＤＷＬが立上かる。その後、ＳＥ
Ｐ信号が立上がり、５ＥＮ１゜号も立上がり、センスア
ンプＳＡがリセットされると同時に、ＤＣ８Ｔ信号が立
上がり、トランジスタＤＳ、およびＤ　Ｓ　２がオンに
なり、接続ノートＮｄおよびＮｄかほぼｖｅｃレベルに
なり、前エ己セルプレート電位がＶＰＰであるリファレ
ンス用強誘電体キャパシタＤＣ２およびＤＣ３がそれぞ
れ“１”の状態に書込みセットされた後、ＤＣ３Ｔ信号
が立下がる。この間に、ＢＬＰ信号が立上がってトラン
ジスタｐ、−ｐ、がオンし、ビット線ＢＬおよびＢＬは
それぞれＶＰＦにプリチャージΦイコライズされる。 このイコライズφプリチャージが完ｒする頃、ダミーワ
ード線ＤＷＬ、ＤＷＬおよび全てのワード線ＷＬ　１、
ＷＬ　１、ＷＬ２・・・のレベルを立上げ、メモリセル
セルの電極をＶＰＰレベルへと導く。この際、ダミーワ
ード１ＤＷＬおよびＤＷＬの立上げは十分に行い、次の
サイクルに崗えてリファレンス用強誘電体キャパシタＤ
Ｃ，〜ＤＣ１の電極をＶＰＦと同じにしておく必要があ
るが、メモリセルについては、その電６：ｊ転送用トラ
ンジスタＴ１〜Ｔ４はセルの電極が■ＰＦ以外のノード
ヘリークするのを補って、セルに自発分極を反転させる
ような電場がかからないように僅かにオンしていれば十
分であり、上記メモリセルの電荷転送用トランジスタＴ
１〜Ｔ４の閾値電圧ＶＴＨ程度のレベルへワード線ＷＬ
１、ＷＬｌ、ＷＬ２・・・のレベルをゆっくりと立上げ
ればよい。 こうすることによって、全てのワード線ＷＬＩ、ＷＬＩ
、ＷＬ２・・・のレベルを立上げる際のパワーと電流ピ
ークを極力小さくできる。このため、最少サイクルでア
クセを繰り返す場合には、前記メモリセルの電荷転送用
トランジスタＴ１〜Ｔ６．はオンとならないこともある
。そこで、長いサイクルの時、換言すれば、メモリセル
データのアクセスか開始されるまで間に前記ビット線対
が前記中間レベルの電位にイコライズされる期間か長い
時には、メモリセルフ電極がリークするのを補ってＶＰ
Ｆレベル付近に保って強誘電体自発分極を反転させない
ように、メモリセルの電荷転送用トランジスタをオン状
態に設定すように）１■成しておくことにより、セルデ
ータか破壊されないように保護することが可能になる。 以上、読出し前のビット線電位ＶＢがＶＳＳとなる場合
のＶＳＳ方式を採用している場合の読出し動作を説明し
たが、読出し前のビット線電位Ｖ　１３かＶｅｃとなる
場合のＶｃｃ方式を採用している場合は、（１）ＢＬＳ
ＴｆＪ号により制御されるトランジスタＳ、−Ｓ３によ
りビット線ＢＬおよびＢＬをそれぞれＶＰＦ近くのレベ
ルに設定するために、トランジスタＳ１およびＳ３の各
一端をＶＣＣ電位に接続しておくこと、（２）ＤＣ８Ｔ
信号により制御されるトランジスタＤＳ、およびＤＳ２
によりリファレンス用強誘電体キャパシタＤＣ２および
Ｄ　Ｃ’４に“０“を書込んでおくためにトランジスタ
ＤＳ、およびＤＳ２の各一端をＶＳＳ電位に接続してお
くこと、（３）センスアンプＳＡを動かすためのＰＭＯ
Ｓトランジスタｓｐ、およびＳＦ３とＮＭＯＳトランジ
スタＳＮ１およびＳＮ２との動作順序が上記とは逆にな
ることがＶＳＳ方式を採用している場合と異なる。 なお、メモリセルへのデータ書込みは、従来の一般的な
り　ＲＡ　Ｍと全く同様であるので、その説明を省略す
る。 以上は、データのセンス増幅の動作について説明したか
、不揮発性ＲＡ　Ｍとして機能させるためには、更に、
電源のオン、オフ時における内部信号のセット、リセッ
トの順序に十分注意しないと、過渡的な電圧によって強
誘電体キャパシタの内容か書換えられてしまうことがあ
る。特に、セルプレートレベルおよびビット線対のレベ
ルであるＶＰＦは、負荷容態か大きく、電源のオン、オ
フ時にゆっくりと変化する。従って、ＶＰＦのレベルと
、ワード線をアクティブとすべきタイミングには、一定
の順序を設ける必要がある。 即ち、セルプレートレベルおよびビット線対のレベルが
ＶＰＰにならないうちにワード線がアクティブになった
りすると、セルの内容か破壊されるおそれがある。電源
オン時におけるδノードのレベルの立ち上げ順序を概念
的に第９図に示している。ここで、セルプレートレベル
検出回路９１は、セルプレートレベルをモニタする回路
であり、電源オン時の出力ｖｐは“Ｌ゛であるが、セル
プレートレベルがほぼＶＰＰになると、出力Ｖｐが“Ｈ
″となる。ビット線プリチャージレベル検出回路９２は
、ビット線の電位レベルをモニタする回路であり、電源
オン時の出力Ｖ　Ｂは“Ｌ″であるか、ＢＬＰ信号が電
源オンと共に立上がってビット線がプリチャージされ始
めて、そのレベルがほぼＶＰＰに達すると、ＶＢは′Ｈ
”へと立上がる。 上記２つの信号ｖｐ、ｖｎがアンドゲート９３でアンド
処理が行われた出力により、初めて、ワード線レベル発
生回路９４の出力およびダミーワード線レベル発生回路
９５の出力がそれぞれアンドゲート９６．９７を経てワ
ード線およびダミーワード線へ出てメモリセルおよびリ
ファレンスセルのビット線側電極がＶＰＩ’へと変化す
る。この時までは、電荷転送用トランジスタはオフにな
っているので、上記ビット線側電極はｌｆ遊状態であり
、強誘電体キャパシタの強誘電体にその自発分極を反転
する程の電場がかかることはない。 史に、ダミーワード線レベル発生回路９５の出力により
ダミーワード線のレベルがきちんと立上がってリファレ
ンスセルのビット線側電極のレベルかきちんとＶＰＰと
なってから、初めて、メモリ制御用の外部信号をアンド
ゲート９８により受付けて内部信号を発生できるように
なり、誤ってセンスを行うことなく、セルにアクセスす
ることができるようになる。 即ち、上記した電源オン時における各電極ノードの電位
レベルの立上げのシーケンスにより、セルプレートレベ
ルおよびビット線対のレベルか十分に出力されて、初め
てセルとビット線との間の電荷転送用トランジスタがオ
ンすることができるので、その後にメモリ制御用の外部
信号を受け付けることができるようになって内部信号が
発生してセルデータのセンスが可能になる。 電源オフ時には、メモリセルおよびリファレンスセルが
ビット線と完全に切り離されてからビット線レベルおよ
びセルプレートレベルかオフしなければ、メモリセルの
強誘電体キャパシタの自発分極を反転してしまうような
過渡電圧が発生しｉ！Ｉる。即ち、セルプレートレベル
ＶＰＦと、センスアンプＳＡのＮＭＯＳトランジスタＳ
Ｎ、およびＳＮ２の駆動信号ＳＥＮとは、十分な時定数
をもってＶＣＣの変化に追従していく必要かある。 このだめの回路構成を模式的に第１０図に示している。 ここで、セルプレートレベル発生回路］０１の出力であ
るＶＰＦと、ＳＥＮレベル発生回路１０２の出力である
ＳＥＮとは、点線で図示する如く十分に大きな容量を持
っているので、ｖｅｃかＶＳＳへとオフしても、直接Ｖ
ＣＣ方向に電荷を流しさえしなければ、十分にゆっくり
と放電してレベルがドがっていく。そのために、２つの
レベル発生回路１０１．１０２とＶＣＣノードとの間に
ダイオード１０３を挿入している。これによって、回路
の持つ自己の時定数でＳＥＮ出力、ＶＰＩ’出力はオフ
していき、第９図のワード線レベル発生回路９４やダミ
ーワード線レベル発生回路９５か電源オフ時直後にオフ
した後に十分に時間的余裕を持ってオフするので、セル
を破壊することはない。 即ち、上記した電源オフ時における各電極ノードの電位
レベルの立上げのシーケンスにより、セルプレートレベ
ル発生回路、センスアンプ駆動レベル発生回路の各出力
は、メモリ制御用の外部信号を受けて内部信号を発生さ
せる回路、電荷転送用トランジスタをオンさせる信号の
発生回路がオフされた後に完全にオフされる。 また、前記リファレンスセルの２間のリファレンス用強
誘電体キャパシタは、上記実施例ではそれぞれメモリセ
ルの強誘電体キャパシタの容量のほぼ１／２の容量を持
つものとして説明したか、必ずしもメモリセルの強：Ａ
電体キャパシタの容量のほぼ１／２の容量を持たなくて
もよく、メモリセルの強誘電体キャパシタの容量との差
に応じた分極の反転量が得られる。 また、上記説明では、リファレンスセルの２個のリファ
レンス用強誘電体キャパシタはそれぞれ別々の電荷転送
用トランジスタを介して１つのビット線に接続されてい
る例を示したが、これに限らず、第１１図に示すように
、２個のリファレンス用強誘電体キャパシタ（ＤＣＩお
よびＤＣ２）を１個の電荷転送用トランジスタＤＴ、を
共通に介して一方のビット線ＢＬに接続し、同様に、２
個のリファレンス用強誘電体キャパシタ（ＤＣ３および
ＤＣ，、）を１個の電荷転送用トランジスタＤＴ３を共
通に介して他方のビット線ＢＬに接続するようにしても
、上記説明と同様の動作および効果が得られる。 ［発明の効果］ 上述したように本発明によれば、前述したような所定の
構造の強誘電体キャパシタを有するセルを用いて前述し
またような回路方式でＲＡ　Ｍを構成することによって
、従来のＤ　ＲＡ　ｋｉと同しレベルの集積度を持ち、
しかも、リフレッシュもイく要であり、電源オフ時に不
揮発的にデータを保持でき、読み書きのアクセス時間も
従来のＤＲＡＭと同程度の半導体メモリを、従来のＤＲ
ＡＭの回路設計およびプロセス技術から大きく離れるこ
となく実現できる。従って、本発明の半導体メモリは、
磁気ディスクの代替品としての半導体メモリの分野で非
常にＨ効である。

【図面の簡単な説明】

第１図は本発明の一実施例に係る甲、導体メモリのセル
データセンス系の一例を示す回路図、第２図（ａ）は第
１図中の強誘電体キャパシタを有するメモリセルの等価
回路図、第２図（ｂ）は同図（ａ）中の強誘電体キャパ
シタの（１Ｍ造を示す断面図、第３図は第１図中のリフ
ァレンスレベル発生回路の一例を示す回路図、第４図は
強誘電体の分極と電場との関係を示す特性図、第５図（
ａ）は第２図Ｃａ＞のメモリセルの甲面バクーンを示ず
図、第５図（ｂ）は同図（ａ）の［３−Ｂ線に沿う断面
図、第６図（ａ）および（ｂ）は第１図中のメモリセル
のデータ読出しのｂ法を説明するために示す図、第７図
（ａ）および（ｂ）は第３図中のリファレンスセルによ
るリファレンスレベル発４１＝　Ｊｊ法を説明するため
に示す図、第８図は第１図のセルデータセンス系の動作
を示す波形図、第９図は電源オン時におけるメモリ回路
の立上げ順序を説明するために示す図、第１０図は電源
オフ時におけるセルプレートレベル発生回路の出力およ
びＳＥＮレベル発生回路回路の出力のリセット方法を説
明するために示す図、第１１図は第′３図のリファレン
スレベル発生回路の変形例を示す回路図、第１２図は従
来のＤＲＡＭのメモリセルの等価回路図である。 ｌｖｌ　Ｃ、〜ＭＣ４・・・メモリセル、Ｃ，−Ｃ，・
・・メモリセルの強誘電体キャパシタ、Ｔ、−Ｔ４・・
・メｐリセルの電荷転送トランジスタ、ＲＣＳＲＣ・・
リファレンスセル、ＤＣ，〜Ｄ　Ｃ、、・・・リファレ
ンスセルの強、透電体キャパシタ、ＤＴ、〜Ｄ　Ｔ　、
、・・・リファレンスセルの電荷転送トランジスタ、Ｗ
Ｌ。 ＷＬｌ、ＷＬｌ、ＷＬ２・・・ワード線、ＤＷＬ。 ＤＷＬ・・・ダミーワード線、ＢＬ、ＢＬ・・・ビット
線、ＳＡ・・・センスアンプ、ｓｐ、〜ＳＰ３・・・セ
ンスアンプのＰＭＯＳトランジスタ、ＳＮ、〜ＳＮ、・
・センスアンプのＮＭＯ３）ランジスタ、ＰＲ・・・プ
リチャージ回路、ＬＳ・・・ビット線レベルセット回路
、１・・・半導体基板、４・・・ワード線、７・・・第
２導電”Ｊ　（強誘電体キャパシタの電極）、８・・・
強誘電体層、９・・・第３導電層（強誘電体キャパシタ
のセルプレート電極）、１１・・・ビット線、２０・・
・強誘電体、２１．２２・・・強請７ＩＳ体キヤバンク
の電極、９１・・・セルプレートレベル検出回路　ｃ）
　２・・・ビット線プリチャージレベル検出回路、９３
．９６．９７．９８・・・アンドゲート、９４・・・ワ
ード線レベル発生回路、９５・・・ダミーワード線レベ
ル発生回路、１０１・・セルプレートレベル発生回路、
１０２・・・５ＥＮ（センスアンプ駆動信号）レベル発
生回路、１０３・・・ダイオード。 出Ｙ１ｆｉ人代理人　弁理士　鈴１１武１蓬第 図 第 図 ＬＳＴ （ａ） （ｂ） 第 図 ＰＦ ＶＳＳ ＰＦ ＶＳＳ 第１１ 図 ■Ｐ ＰＦ ５Ｓ （ｂ） 第 図

Claims (10)

【特許請求の範囲】
1. （１）メモリセルによって生じたビット線対の電位変化
   を検知増幅するセンスアンプ系を有する半導体メモリに
   おいて、 前記メモリセルは、強誘電体をキャパシタの電極間に挟
   んだ構造を持つ強誘電体キャパシタの一方の電極の電位
   が、前記ビット線の論理的な“１”と“０”に対応する
   電位のほぼ中間レベルに固定され、この強誘電体キャパ
   シタの他方の電極とビット線との間に電荷転送用トラン
   ジスタが接続されてなり、 前記強誘電体キャパシタの電極間の最大間隔をｄ（ｃｍ
   ）、前記強誘電体の自発分極を反転し、殆んど変化しな
   くなるのに要する電場の強さをＥｔ（ｖ／ｃｍ）で表わ
   したとき、Ｅｔ×ｄの値が、前記ビット線の論理的な“
   １゛と“０”に対応する電位の差のほぼ半分よりも小さ
   いことを特徴とする半導体メモリ。
2. （２）前記メモリセルの構造は、半導体基板の素子領域
   の基板表面上にゲート絶縁膜を介して電荷転送用トラン
   ジスタのゲート電極（およびワード線）となる第１導電
   層がパターニング形成され、このゲート電極上および基
   板上に絶縁層が形成され、この絶縁層上に第２導電層が
   島状にパターニング形成されて個々のメモリセル用とし
   て独立した強誘電体キャパシタの一方の電極が形成され
   ると共に、前記絶縁膜に形成されたコンタクトホールを
   介して前記電荷転送用トランジスタのソース（またはド
   レイン）となる基板の不純物拡散層領域へ導電性のコン
   タクトがとられ、この第２導電層上に各メモリセルに共
   通の強誘電体層および第３導電層が順次堆積されてパタ
   ーニングされて前記強誘電体キャパシタの他方の電極（
   プレート電極）が形成され、この第３導電層上および基
   板上に層間絶縁層が形成され、この層間絶縁層上に第４
   導電層がパターニング形成されてビット線が形成される
   と共に、前記層間絶縁層に形成されたコンタクトホール
   を介して前記電荷転送用トランジスタのドレイン（また
   はソース）となる基板の不純物拡散層領域へ導電性のコ
   ンタクトがとられていることを特徴とする請求項１記載
   の半導体メモリ。
3. （３）前記メモリセルのデータのビット線への読出しレ
   ベルに対するリファレンスレベルを発生するリファレン
   スレベル発生回路は、前記ビット線対の各ビット線にそ
   れぞれリファレンスセルが接続されており、このリファ
   レンスセルは、２個のリファレンス用強誘電体キャパシ
   タが電荷転送用トランジスタを介して前記ビット線対の
   うちの一方のビット線に接続されていることを特徴とす
   る請求項１記載の半導体メモリ。
4. （４）前記２個のリファレンス用強誘電体キャパシタは
   、それぞれ前記メモリセルの強誘電体キャパシタとほぼ
   同様の構造であって、このメモリセルの強誘電体キャパ
   シタのほぼ１／２の面積と容量を有することを特徴とす
   る請求項３記載の半導体メモリ。
5. （５）前記２個のリファレンス用強誘電体キャパシタの
   うちの一方のキャパシタは、電荷転送用トランジスタ側
   の電極に対向する対向電極が電源レベルの電位に固定さ
   れ、他方のキャパシタは、電荷転送用トランジスタ側の
   電極に対向する対向電極が、前記ビット線の論理的な“
   １”に対応する電位と“０”に対応する電位のほぼ中間
   レベルの電位に固定されており、前記メモリセルのデー
   タセンス時に前記電荷転送用トランジスタがオンになっ
   て前記キャパシタが前記ビット線に接続されると、前記
   電源レベルの電位に固定された対向電極を持つ一方のキ
   ャパシタの強誘電体自発分極は反転せず、前記中間レベ
   ルの電位に固定された対向電極を持つ他方のキャパシタ
   の強誘電体自発分極は反転するように、予め前記強誘電
   体自発分極が設定されていることを特徴とする請求項４
   記載の半導体メモリ。
6. （６）前記ビット線対は、メモリセルデータのアクセス
   が開始されるまでは、前記ビット線の論理的な“１”に
   対応する電位と“０”に対応する電位のほぼ中間レベル
   の電位にイコライズされており、前記リファレンスレベ
   ル発生回路の中のリファレンス用強誘電体キャパシタの
   電荷転送用トランジスタ側の電極も前記中間レベルの電
   位にセットされており、アクセスが開始すると、前記メ
   モリセルの電荷転送用トランジスタおよびリファレンス
   セルの電荷転送用トランジスタがオンする直前に、ビッ
   ト線対の電位が電源レベルの付近に設定され、その後、
   メモリセルの電荷転送用トランジスタおよびこのメモリ
   セルと対をなす側のビット線に接続されているリファレ
   ンスセルの電荷転送用トランジスタがオンし、ビット線
   対のうちの一方のビット線には前記メモリセルのデータ
   による電位変化が生じ、他方のビット線には前記２個の
   リファレンス用強誘電体キャパシタのうちの１つのキャ
   パシタの自発分極が反転されてリファレンスレベルとし
   ての電位変化が生じるように構成されていることを特徴
   とする請求項５記載の半導体メモリ。
7. （７）電源オン時に、前記メモリセルの強誘電体キャパ
   シタの一方の電極に与えられる固定電位としての前記中
   間レベルと前記ビット線対に与えられる前記中間レベル
   とがそれぞれ確定した後に、前記メモリセルの電荷転送
   用トランジスタおよびリファレンスセルの電荷転送用ト
   ランジスタがオンすることが可能となり、この状態にな
   って初めてメモリ制御用の外部信号を受け付けて内部信
   号を発生してメモリセルデータのアクセスを行うように
   構成されていることを特徴とする請求項６記載の半導体
   メモリ。
8. （８）電源オフ時に、外部信号を受けて内部信号を発生
   する回路および前記電荷転送用トランジスタを駆動する
   回路が完全にリセットされた後に、前記メモリセルの強
   誘電体キャパシタの一方の電極に与えられる固定電位と
   しての前記中間レベルと前記ビット線対に与えられる前
   記中間レベルの電位とを発生する回路および前記ビット
   線対のレベルを検知増幅するセンス系の駆動信号発生回
   路が完全にオフするように構成されていることを特徴と
   する請求項６記載の半導体メモリ。
9. （９）前記ビット線対が、メモリセルデータのアクセス
   が開始されるまでの前記中間レベルの電位にイコライズ
   される期間が長い時には、前記メモリセルの電荷転送用
   トランジスタがオン状態に設定されるように構成されて
   いることを特徴とする請求項６記載の半導体メモリ。
10. （１０）前記２個のリファレンス用強誘電体キャパシタ
    のうち、前記対向電極が前記中間レベルの電位に固定さ
    れている一方のキャパシタは、電荷転送用トランジスタ
    側の電極が１つのトランジスタを介して電源レベルの電
    位に接続されていることを特徴とする請求項５記載の半
    導体メモリ。