JPH01143094A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置に関し、特
に信号読み出し誤りの防止に関するものである。

〔従来の技術〕

第３図は従来のダイナミック型半導体記憶装置のビット
線対の構造を示す。ビット線対ＢＬ、ＢＬには複数個の
メモリセルＣ８及びメモリセルとビット線を接続するた
めの、ゲートにワード線信号（ｗＬ、、、ＷＬ＋　・・
・・・・）を受けるトランスファゲートＴＧが接続され
る。また、各ビット線にはレファレンスレベル発生のた
めのダミーセルＤＣ，。

Ｄ　Ｃ＋及びこれとビット線を接続するダミーワード線
Ｄ　Ｗ　Ｌ　ｏ　、　Ｄ　Ｗ　Ｌ　＋が接続され、また
ワード線、ダミーワード線が立ち上がって、ビット線対
に信号電圧差が現われた後に、このビット線電位をセン
ス増幅するためのセンスアンプＳＡが接続されている。

また、コラムアドレスに従って選択されたビット線対を
データ人出力線対Ｉ１０，１１０に接続するトランスフ
ァゲートＱ、、Ｑ、があり、このゲートにはコラムデコ
ーダ１出力が入力される。

次に、信号読み出し時に、各ビット線対上に現われる信
号電圧を考える。

各ビット線は第４図に示すように、各々セルプレートあ
るいは基板を介して接地電圧（固定電位）に対してＣＩ
＋対をなすビット線に対してＣ２＋隣接するビット線対
のビット線に対してＣ３なる容量を存するものとする。

ビット線長を２、メモリセル容量をＣ３とする。

メモリセルには、 “Ｈ”レベル：　Ｃｓ　Ｖｃｃ　（Ｖｃｅ書き込み）“
Ｌ′″レベル：Ｑ　　　　　（ＯＶ書き込み）ダミーセ
ルには、ＨＣｓＶｃｃ （Ｃ，の容量に’ＡＶｃｃ＠き込み等）なる電荷が蓄え
られているものとする。

ビット線のプリチャージレベルをＶＣＣとすると、例え
ばビット線ＢＬ、に接続されるメモリセルが選択され、
ビット￥ａＢＬ１にダミーセルが接続された場合、ビッ
ト線ＢＬ、、ＢＬ、の電位ＶＩＩＬＩ＋■笛は、 （“Ｌ″読み出し時）　　　・・・（１１（“Ｌ″読み
出し時）　　　・・・（２）但し、ΔＶｉＴ了、ΔＶ富
、Δｖ、、、、　ｌ　　ΔＶＩＬＥは各々、添字で示し
たビット線の電位変化である。

式（１）〜（３）より、ビット線ＢＬ、、ＢＬ、は共に
プリチャージレベルが等しいことを考え、式（１）−（
２１，（１１−（３１の演算より、ビット線対間の電圧
差は次のようになる。

ＶＩＩＬＩ　　　ＶＩＩＬＩ　＝ΔＶ　ＩＬＩ　−ΔＶ
ＩＬ１１＋α　　　２ ・・・（４） “十”は“Ｈ”読み出し時、“−”は“Ｌ”読み出し時 （４）式の右辺第１項は本来の読み出し電圧差、第２項
は隣接するビット線対のビット線ＢＬＯ，ＢＬ２からの
結合容量を介したノイズ成分である。

ところでメモリの高集積化が進んで、ビット線ピッチが
減少してくると、ビット線対間容’］　Ｃ３が増大し、
（４）式の第２項が大きくなってくる。従ってこれによ
り、読み出し電圧を著しく損ない、読み出し余裕が低下
するとともに、ソフトエラー率が悪化し、ついには誤動
作に至るという問題を生ずる。

以下の例は上記の装置のもつ問題点を解消したもので、
ビット線間容量による隣接ビット線対間での雑音による
読み出し電圧振幅の低下を完全に零にすることができる
半導体記憶装置を示すものである。

この例に係る半導体記憶装置では、ビット線対上の１箇
所又は複数箇所に交差部分を設けることにより、対をな
すビット線の各々が隣接ビット線対から受ける容量結合
雑音を全く同一にし、読み出し電圧差の低下をな（すよ
うにしている。

次に、この従来の改良例による半導体記憶装置を第５図
に従って説明する。

本改良例においては、図に示すように、各ビット線対（
ＢＬｏ　、ＢＬｏ　、ＢＬ＋　、ＢＬ＋・・・・・・）
は、４等分の区分ａ、ｂ、ｃ、ｄに分がれ、これらの等
分点ＣＰ＋　、ＣＰｔ　、ＣＰｇで、以下のように交差
している。

■　ＢＬ、、百Ｔτは、ｃｐ、で交差、■　ＢＬ、、Ｂ
Ｌ、は、ｃｐ、及びＣＰ３で交差、 ■’　Ｂ　Ｌｘ　、　　Ｂ　Ｌｔは、ｃｐ、で交差、■
’　Ｂ　Ｌ３　、　　Ｂ　Ｌｏは、ＣＰ、及びｃｐｓで
交差、 即ち、ビット線対Ｂ　Ｌｏ　、　Ｂ　Ｌｏから数えて、
奇数番目のビット線対はＣＰ、で交差し、偶数番目のビ
ット線対はＣＰ、及びＣＰ、で交差している。これによ
り、各ビット線対が隣接するビット線対から受ける容量
結合ノイズは、前述の従来例と同様に考えると、以下の
ようになる。

■　ビット線ＢＬ、及び正工了が、隣接ビット線対から
受ける容量結合ノイズΔＶＩＬＩＺ　ΔＶｉ〒′は、 区分ａ　区分ｂ　区分Ｃ区分ｄ であり、両者は全く等しい。

■　ビット線ＢＬｚ及びＢＬ、が、隣接ビット線対から
受ける容量結合ノイズΔＶＩＬ２′＋　Δ■ｍ′は、 区分ａ　区分ｂ　区分Ｃ区分ｄ であり、両者は全く等しい。

以下、同様に、全ビット線対について、それぞれ対をな
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対ＢＬｏ、ＢＬ、についても、 区分Ｃ区分ｄ 区分ａ　区分す となり、両者は全く等しい。

このように、本改良例では、対をなすビット線の各々が
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大、ソフトエラー率の向上を達成
できる。

〔発明が解決しようとする問題点〕

次に、このような従来の半導体記憶装置の問題点につい
て述べる。従来の半導体記憶装置で設ける交差ＣＰ＋　
、ＣＰｇ　、ＣＰｓはいずれも、これらをビット線対に
ついて、完全な対称形でレイアウトすることは不可能で
ある。第５図の装置の基金、偶数番目のビット線対（Ｂ
Ｌ、、ＢＬ、、ＢＬ３　、　Ｂ　ｒ−ｓ　・”・・・）
については、各々、交差が２ケ所あるので、ビット線対
全体については、バランスしたレイアウトが可能である
。例えば、ビット線をＡ１層、これと交差可能な配線層
をポリＳｉ層とすると、交差ＣＰＩでは、ビット線ＢＬ
。

をＡｌ、ビット線ＢＬ、をポリＳｉ、交差ｃｐ３では、
ビットｖＡＢＬＩをポリ３ｉ、ビット線ＢＬ。

をＡ１とすればよく、これにより、ビット線対の浮遊容
量のアンバランスを避けることができる。

しかし、奇数番目のビット線対については、交差が１ケ
所であるため、偶数番目のビット線対のような構成がと
れず、ビット線対の浮遊容量がアンバランスになるとい
う問題点がある。

この発明は上記のような問題点を解消するためになされ
たもので、異なるビット線間の容量結合ノイズをキャン
セルできるとともに、すべてのビット線対の浮遊容量が
バランスする半導体記憶装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、各ビット線対を偶数
箇所で交差させ、各ビット線対の各々のビット線をとも
に、隣接するビット線対の各々のビット線と隣接するそ
れぞれの部分の長さが等しくなるように配置したもので
ある。

〔作用〕

この発明においては、各ビット線対を偶数箇所で交差さ
せ、各ビット線対の各々のビット線をともに、隣接する
ビット線対の各々のビット線と隣接する部分の長さが等
しくなるように配置することにより、ビット線対間の容
量ノイズはキャンセルされ、かつ、すべてのビット線対
の浮遊容量がバランスするようにできる。

〔実施例〕

第１図に、本発明の一実施例による半導体記憶装置の構
成図を示す。本装置が第５図の装置と異なるのは、奇数
番目のビット線対＜Ｂ　Ｌｏ　、Ｂ　Ｌｏ　。

ＢＬ２．ＢＬｔ・・・・・・）に、更に、ｃｐ、の交差
が追加されている点である。図に示すように一各ビｙｌ
″嶽河（ｔ３Ｌｏ　、　ＢＬｏ　、　ＢＬｔ　、　ＢＬ
ｔ　・・・・・・）は、５つの区間ａ、ｂ、ｃ、ｄ、ｅ
に分かれ、ＣＰ＋　、ＣＰｚ　、ＣＰ３　、ＣＰａで、
以下のように交差している。

■　ＢＬ、、Ｂ工τは、ＣＰｔ、ＣＰａで交差、■　Ｂ
Ｌ、、　酊は、ＣＰ、、ＣＰＳで交差、■　ＢＬｔ、　
口］は、ｃｒｔ、ｃｐａで交差、■　ＢＬ３．ＢＬ２は
、ＣＰ＋　、ＣＰ３で交差、即ち、ビット線対ＢＬ、、
ＢＬ、から数えて、奇数番目のビット線対はＣＰＺ、Ｃ
Ｐ４で交差し、偶数番目のビット線対はＣＰ＋　、ＣＰ
３で交差している。また、これらの交差部はビット線の
長さをｌとしたとき、各区間の長さが、区間ａないし区
間ｅにおいて、それぞれｔｔ、　、　　ｌ／４．　　ｊ
！／４゜１／４，１２．であり、Ｉｔ、＋１２＝ｌ／４
となるように設けられている。

これにより、各ビット線対が隣接するビット線対から受
ける容量結合ノイズは、前述の従来例と同様に考えると
、以下のようになる。

■　ビット線ＢＬ、及びＢＬ、が、隣接ビット線対から
受ける容量結合ノイズΔＶＩＬＩ＋　ΔＶＩＩＬＩ。

は、 区間ａ　区間ｂ　区間Ｃ区間ｄ　区間ｅとなり、ｌ、＋
１２＝ｌ／４であることを考慮すると、両者が受けるノ
イズは全く等しい。

■　ビット線ＢＬｚ及び「］が、隣接ビット線対から受
ける容量結合ノイズΔ■ＢＬ！＋　ΔＶＩＩＬ丁は、 となり、やはり、ｌｔ　＋ｌｘ　＝ｌ／４であるから、
両者が受けるノイズは全く等しい。

以下、同様に、全ビット線対について、それぞれ対をな
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット′線対ＢＬ、、Ｂ工τについても、両者の受ける容
量結合ノイズは全（等しいことは明らかである。

本実施例においては、奇数番目のビット線対（ＢＬｏ　
、ＢＬｏ　、ＢＬｚ　、ＢＬｚ・・・・・・）に、更に
、ビット線端ｃｐ、゛で交差が追加されているため、従
来例の偶数番目のビット線対のように、ビット線対全体
について、バランスしたレイアウトが可能となる。例え
ば、ビット線をＡ１層、これと交差可能な配線層をポリ
Ｓｉ層とすると、交差ＣＰ　ｔテハ、ヒツト線ＢＬｏを
Ａ　ｌ　、　　ヒン）　Ｗｔ　Ｂ　Ｌ　ｏをポリＳｔ、
交差ＣＰ４では、ビット線ＢＬ、をポリＳｉ、ビットｖ
ＡＢ　Ｌ　ｏをＡＩとすればよい。これにより、全ビッ
ト線対について容量がバランスした状態を実現できる。

なお、上記実施例では、各ビット線対に交差を２ケ所設
け、全ビット線対を５区間に分ける場合を示したが、各
ビット線対に交差を４，６．・・・・・・等その整数倍
設け、９区間、１３区間・・・・・・に分割するように
しても上記実施例と同様な効果を奏する。但し、この場
合、両端の区間のビット線長を合計したものは、その間
にある区間のビット線の長さに等しいように分割されな
ければならないことは明らかである。例えば、第２図は
、各ビット線対に４つの交差を設け、ビット線対を９区
間に分割した例を示す図であり、基本的には、第１図を
２回繰り返した形である。もちろん、この場合、ビット
線の長さをｌとしたとき、１．　　＋ｊ！、　＝１／８
を満たしていることは言うまでもない。なお、この第２
図においては、センスアンプＳＡ、コラムデコーダ等は
省略されている。

〔発明の効果〕

以上のように、この発明に係る半導体記憶装置によれば
、各ビット線対に偶数個の交差部を設け、各ビット線対
の各々のビット線をともに、隣接するビット線対の各々
のビット線と隣接する部分の長さが等しくなるように配
置したので、ビット線対間の容量ノイズはキャンセルさ
れ、かつ、すべてのビット線対の浮遊容量をバランスさ
せることができ、読み出し電圧差の劣化を防ぎ、信号読
み出し動作余裕を向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置を示す
構成図、第２図は本発明の他の実施例による半導体記憶
装置を示す構成図、第３図は従来の半導体記憶装置を示
す回路図、第４図は従来の半導体記憶装置の各部の容量
を模式的に示した図、第５図は従来のビット線交差を有
する半導体記憶装置を示す構成図である。 ＢＬＯ，ＢＬτ＋ＢＬＩ＋Ｗ口・・・・・・はビット線
、ＷＬ＋、、ＷＬ＋・・・・・・はワード線、Ｃ８はメ
モリセル、ＳＡはセンスアンプ、ＣＰ、、ＣＰ、。 ＣＰＵ、Ｃ’Ｐ、は交差部分。 なお、図中同一符号は同−又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）複数のワード線、複数のビット線、及びこれらの
   交点に位置する複数のメモリセルからなるメモリセルア
   レイを有し、上記ビット線２本が対をなし、該ビット線
   対間の電圧を検出する１つのセンスアンプに入力される
   構成をもつ半導体記憶装置において、上記各ビット線対
   は偶数箇所で交差部分をもち、かつ、該各ビット線対を
   構成する各ビット線は、隣接するビット線対の各々のビ
   ット線と隣接するそれぞれの部分の長さが等しくなるよ
   う配置されてなることを特徴とする半導体記憶装置。
2. （２）上記各ビット線対の交差部の数が等しいことを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。
3. （３）上記各ビット線対は、上記交差部の半数の交差部
   において第１のビット線が第１の配線層で形成され、第
   ２のビット線が第２の配線層で形成され、残りの半数の
   交差部において第１のビット線が第２の配線層で形成さ
   れ、第２のビット線が第１の配線層で形成されているこ
   とを特徴とする特許請求の範囲第２項記載の半導体記憶
   装置。