JPS63255898A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高集積化に適した半導体記憶装置に関し、
特にそのビット線構造に関するものである。

〔従来の技術〕

第７図は従来のダイナミック型半導体記憶装置のメモリ
セル部の構造を示す。ダイナミック型ＭＯ３ＲＡＭはそ
の高集積化に伴い、セルキャパシタを基板上に掘った溝
（ｔｒｅｎｃｈ）　　１の壁面上に形成し、この面を利
用して平面セルサイズを小さくしつつ、セルキャパシタ
容量はその必要量を確保する傾向にある。第７図はこの
ような高集積化に適したメモリセル構造の一例である。

なお、（ａｌは平面図、偽）は（ａ）の断面線■ｂにお
ける断面図である。この例では、セルキャパシタ対向電
極（セルプレート）２は１層目のポリＳｉ層、ワード線
トランスファゲートは２層目のポリ　Ｓｉ　ｆ５、ビッ
ト線はＡ１層で形成されており、セルキャパシタは、平
面部（基板表面）及びセル間に形成された溝の壁面部か
らなっている。

このような装置ではビット線、ワード線、メモリセルの
接続関係が、第８図（ａ）のようなフォールデッドビッ
ト線方式ではなく、第８図（ｂｌのようなオープンビッ
ト線方式になる。即ち、あるワード線、例えばＷＬ、ｌ
により選択されるメモリセルが、各ビット線すべてに接
続される関係となる。これは、メモリセルアレイの高集
積化を考えた場合、そのメモリセル構造はフォールデッ
ドビット線方式に適さない形になることを意味し、フォ
ールデッドビット線方式の長所であるメモリアレイノイ
ズのコモンモード化によるノイズキャンセル機能等が損
なわれ、ビット線電位の読み出し動作余裕を低下させる
ことになる。高集積化に通したメモリセル構造は、この
第７図の装置のように、フォールデッドビット線方式に
適合しない場合が多く、このような場合は、メモリセル
アレイの高集積化とフォールデッドビット線方式は両立
しない。

次に、メモリセルアレイの高集積化が進み、ビット線ピ
ッチが小さくなる場合の問題点を述べる。

以下に述べる問題点は、メモリセルアレイ以上プンビッ
ト線方式であると、フォールデッドビット線方式である
とに関わらず共通であるが、ここではフォールデッドビ
ット線方式の場合を例にとり説明する。

第９図は従来のフォールデッドビット線方式のダイナミ
ック型半導体記憶装置のビット線対の構造を示す。ビッ
ト線対ＢＬ、ＢＬには複数個のメモリセル（Ｃｓ）及び
メモリセルとビット線を接続するための、ゲートにワー
ド線信号（ＷＬｏ。

ＷＬ、、・・・・・・）を受けるトランスファゲート（
ＴＧ）が接続される。また、各ビット線にはレファレン
スレベル発生のためのダミーセル（ＤＣｏ。

ＤＣＩ）及びこれとビット線を接続するダミーワード線
（Ｄ　Ｗ　Ｌ　ｏ　、Ｄ　Ｗ　Ｌ　＋　）が接続され、
またワード線、ダミーワード線が立ち上って、ビット線
対に信号電圧差が現われた後に、このビット線電位をセ
ンス増幅するためのセンスアンプ（ＳＡ）が接続されて
いる。また、コラムアドレスに従って選択されたビット
線対をデータ入出力線対（Ｉｌｏ、ｌ１０）に接続する
トランスファゲートＱ１゜■があり、このゲートにはコ
ラムデコーダ３出力が入力される。

次に、信号読み出し時に、各ビア）線対上に現われる信
号電圧を考える。

各ビット線は第１０図に示すように、各々セルプレート
あるいは基板を介して接地電圧（固定電位）に対してＣ
Ｉ、対をなすビット線に対してＣ２゜隣接するビット線
対のビット線に対してＣ１なる容量を有するものとする
。ビ・７ト線長を２、メモリセル容量をＣｓとする。

メモリセルには、 “Ｈ″レベル　Ｃｓ　Ｖｃｃ　（Ｖｃｃ書き込み）“Ｌ
”レベル：Ｑ　　　　　（ＯＶ書き込み）ダミーセルに
は、　　　Ｃｓ　Ｖｃｃ　（Ｃｓの容量に□ＶＣＣ書き
込み等） なる電荷が蓄えられているものとする。

ビット線のプリチャージレベルをＶＣＣとすると、例え
ばビット線ＢＬ、に接続されるメモリセルが選択され、
ピント線百工耳にダミーセルが接続された場合、ビット
線ＢＬ＋、Ｂゴゴの電位Ｖ１１゜ｖｉ′ＴＴは、 （Ｌ”読み出し時）　　　・・・（１）（“Ｈ″読み出
し時）　　　・・・（２）但し、Δ■五τ、Δ■罰了、
Δ■１８．ΔＶＩＬ□は各々、添字で示したビット線の
電位変化である。

弐（１）〜（３）ヨリ、ヒ−／　）＆ｉＢ　Ｌ　＋　、
Ｂ　Ｌ　＋　ハ共ニブリチャージレベルが等しいことを
考え、式（１）−（２）、　（１１−（３）の演算より
、ビット線対間の電圧差は次のようになる。

ＶＩＬＩ　　ＶＢＬＩ　”ΔＶＩＬＩ　−ΔＶＩＬ１１
　　　　　β ＝　±　□・　□ １　＋α　　　　２ γ “＋”は”Ｈ”読み出し時、′−′は“Ｌ”読み出し時 （４）式の右辺第１項は本来の読み出し電圧差、第２項
は隣接するビット線対のビット線ＢＬＯ，ＢＬ２からの
結合容量を介したノイズ成分である。

メモリの高集積化が進んで、ビット線ピッチが減少して
くると、ビット線対間容ＩＣ１が増大し、（４）式の第
２項が大きくなってくる。従ってこれにより、読み出し
電圧を著しく損ない、読み出し余裕が低下するとともに
、ソフトエラー率が悪化し、ついには誤動作に至るとい
う問題を生ずる。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置は以上のように構成されているの
で、高集積化が進むにつれフォールデン））１ａｙ）線
方式２通用ゝに（ハ）・ま７・３゛・１線間容量結合を
介したノイズにより読み出し余裕が低下し、信顛性を著
しく損なうようになるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、高集積化が可能なメモリセル構造にフォール
デッドビット線方式を適合させることができる半導体記
憶装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、対をなすビット線の
各々を異なる配ｖＡ層で形成し、適当な場所で交差させ
、その交差部で異なる配線層に入れ換わるよう接続する
ことにより、ビット線対の浮遊容量をバランスさせるよ
うにしたものである。

〔作用〕

この発明においては、対をなすビット線の各々を異なる
配線層で形成し、適当な場所で交差させることにより、
その浮遊容量がバランスし、高集積化に適したメモリセ
ル構造の場合にもフォールデッドビット線方式のセンス
系を適用可能にすることができる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図に、本発明の第１の実施例による半導体記憶装置
の構成図を示す。メモリセルにコンタクト、ワード線ト
ランスファゲートを介して接続されるビット線は、例え
ば、第３層目のポリＳｉ層で形成され、この上方に配置
され、これとは異なる配線層（例えばＡｌ配線層）で形
成されたビット線と対をなし、センスアンプに入力され
る。さらに、これらの対をなすビット線はその長さ方向
の中点Ｃで交差し、互いに入れ換えられている。

例えば、メモリアレイブロック＃１中の第３ポリＳｉ層
で形成されるビット線ＢＬ、は、メモリアレイブロック
＃２中のＡＮｌｌｉで形成されるビット線ＢＬｏ’と接
続されてこれが１本のビット線を形成し、逆に、メモリ
アレイブロック＃１中のＡ２層で形成されるビット＆ｉ
ＢＬ、は、メモリアレイブロック＃２中の第３ポリＳｉ
Ｎで形成されるビットｖＡＢＬ、°に接続されて１本の
ビット線を形成し、これら２本のビット線が対をなして
１つのセンスアンプＳＡＯに入力される。このような構
造が単位となって、多数のビット線対（ＢＬ、、ＢＬｏ
　、ＢＬ＋　、Ｂｌ、＋　、ＢＬｚ　、ＢＬｚ　、・・
・・・・）が平面状に並びメモリセルアレイが形成され
る。

なお、図中では、簡単に示すために第３ポリＳｉ配線と
Ａｌ配線は離して描かれているが、これは実際には上下
に重なって配置されるものである。

また、センスアンプＳ　Ａｏ　、　　Ｓ　Ａ＋　、　　
Ｓ　Ａｚ　、・・・・・・はメモリセルアレイ端に交互
に配置されているが、これはセンスアンプのレイアウト
ピンチを緩和するためのものであり、これはメモリセル
アレイの片側に全て配置してもよい。

次に、このような構造では、対をなすビット線の浮遊容
量はバランスすることを示す。第２図のような配置で、
ＢＬ４．ＢＬ、”からなるビット称と、ｋ３　Ｌ　１　
、Ｂ　Ｌ　１　’　７１１’すするヒツト称とのン半遊
容量を考える。一般に、この図のような構造の場合、 ＢＬ、の浮遊容量　　ＣＢＬｉ と　ＢＬ、）の浮遊容量　　Ｃ’ｉｉ は等しく、 ＢＬ、の浮遊容量　　Ｃ酊 と　ＢＬ、’の浮遊容量　　ＣＢ　Ｌ　ｉ・は等しいこ
とは明らかであり、従って、対をなすビット線は各々、 Ｃ８Ｌ、＋ＣｌＬｉ・＝Ｃｉ″′ｉ″Ｔ＋Ｃｎ下なる等
しい浮遊容量をもつ。これらは、図中の記号に対応させ
ると、 Ｃ８Ｌ；　＝Ｃｏ　＋　２　ＣＩ　　＋ＣＺ　＋Ｃｚ’
＋Ｃ３Ｃ循−＝　＝ＣＯ”Ｃ３＋２　Ｃ４＋Ｃ２＋Ｃ２
”である。一般に、第３ポリＳｉ配線とＡ／２配線の相
対関係は、製造時のマスクずれ等により必ずしも一定で
はなく、従って Ｃ２≠Ｃ２’ となることに注意されたい。上式によれば、このような
ビット線構造では、Ｃ２≠Ｃ２°の場合でも対をなすビ
ット線容量はバランスし、従って、マスクずれに影響さ
れず容量バランスが実現される。

このように、この実施例では、 ｉ）高集積化に適したメモリセル構造は何ろ変更するこ
となく、容易にフォールデッドビット線方式のセンス系
が実現できる。

１１）ビット線対に異なる配線層を用いることによる容
量アンバランスを生じることなく、バランス状態が実現
でき、センス感度を損なうことがない。

という利点を生ずる。

なお、上記実施例では、メモリセルは必ず第３ポリ　Ｓ
ｉ層で形成されるビット線のみに接続される。このよう
にすると、全てのセルと、ビット線。

センスアンプの関係が全て同様になり、センス動作時の
不均一性による動作マージンの損失は生じない。

第３図は本発明の第２の実施例を示す。本実施例が第１
図の実施例と異なるのは、各ビア）線対に、更に、ビッ
ト線端部Ｅで交差が追加されてぃることである。本発明
で設ける交差はいずれも、これらをビット線対について
、完全な対称形でレイアウトすることは不可能である。

従って、交差部に関しては若干の容量アンバランスを生
ずる。このようなアンバランスを防ぐには、各ビット線
対についてこのような交差を例えば２ケ所設けて、これ
らがビット線対に関して相反するようにしてバランスさ
せればよい。第３図に示す装置は、このような方法によ
り交差部についても容量がバランスするように、ダミー
の交差Ｅを追加したものであり、これにより、全ビット
線対について容量がバランスした状態を実現できるもの
である。

従来例に示したように、メモリセルアレイの高集積化が
進みビット線間隔が小さくなってくると、ビット線間結
合容量が増大し、これを介して隣接ビット線対から受け
るノイズにより読み出し電圧が低下し、読み出し動作余
裕を損なっていた。

第４図は本発明の第３の実施例を示す。この例は、上記
のようなビット線間容量結合ノイズを大幅に低減させる
ことができる構造の例である。第２の実施例による装置
に、さらに、ビット線対間に第３ボ’ＪＳｉ配線Ｓｏ、
・・・、Ａ！配線Ｓ。、・・・が追加されており、これ
らの配線は、例えば接地電位に固定されている。こうす
ることにより、隣接ビット線対間の結合容量はシールド
効果によって著しく減少し、従って上記結合ノイズも著
しく低減される。このような効果は、第３ポリＳｉ。

Ａ１のどちらか一方のシールド線だけでも相当程度現わ
れるものである。また、このシールド線は、接地電位に
固定しなくても、センス動作時に変化しない他の信号配
線、例えば、コラム選択のためのコラム選択線、コラム
アドレス線、データ線、母線ビット線等であってもよい
。このようなシールド線を付加する場合、これはビット
線と異なり、メモリセルアレイ上を素通りするだけであ
り、前述の従来例と同等以上の集積度が達成され、また
、ビット線間結合容量を介したノイズをほぼ零にできる
。

次に、ビット線間結合容量によるノイズをビット線対の
各々についてコモンモード化し、ノイズをキャンセルす
る方式の例を示す。第５図に本発明の第４の実施例を示
す。

本実施例においては、図に示すように、各ビット線対　
（ＢＬ、、ＢＬτ、　　Ｂ　Ｌ、　　、　　Ｂ　Ｌ、　
　、　　・・−・・・）は、４等分の区分ａ、ｂ、ｃ、
ｄに分かれ、これらの等分点ＣＰ＋　、ＣＰｚ　、ＣＰ
Ｊ及びビット線端ＣＰ４で、以下のように交差している
。

■　ＢＬ、、ＢＬ、は、ｃｐ、及びＣＰ４で交差、■　
ＢＬ、、百］璽−は、ｃｐ、及びＣＰ、で交差、■’Ｂ
Ｌ、、百■］−は、ｃｐ、及びＣＰ３で交差、■’ＢＬ
３．百ゴ几−は、ｃｐ、及びｃｐ３で交差、即ち、ビッ
ト線対ＢＬ、、ＢＬ、から数えて、奇数番向のビット線
対はＣＰ２及びＣＰ３で交差し、偶数番目のビット線対
はＣＰ、及びＣＰ、で交差している。これにより、各ビ
ット線対が隣接するビット線対から受ける容量結合ノイ
ズは、前述の従来例と同様に考えると、以下のようにな
る。

■　ビット線ＢＬ、及びＢＬ、が隣接ビット線対から受
ける容量結合ノイズΔ■ｌＬＩ＋　　Δ■「は、 ΔＶ８ＬＬ＝ ＋ＴＩ・Δ■η５＋７．°Δ■鱈コ） ＋γ、゛・ΔＶＩＩＬＯ＋７１゛・ΔＶＩＩＬ２　）＋
７＋’・Δ■正＋ＴＩ−ΔＶＢＬＺ　）＋γ１・Δ■、
。＋１１・ΔＶＩＩＬ□）但し、 α　＝Ｃ４／（２ＣＯ＋２ＣＨ＋Ｃ３＋Ｃ４）α’　＝
　　Ｃｓ／（２Ｃ＋　＋２ＣＺ　＋Ｃ３＋Ｃ５）ｒ、　
＝　　Ｃｏ　／（２Ｃｏ　＋２Ｃ，＋Ｃ，＋Ｃ４）γ＋
　＝　　Ｃ＋　／（２Ｃｏ　＋　２　Ｃ＋　＋Ｃ，＋Ｃ
ａ　）γ１°”　　Ｃ＋　／（ＺＣｏ　＋２ＣＩ　＋Ｃ
３＋Ｃ５）ｒｚ　　＝　　ｃｚ／（２ｃｏ　＋２Ｃ″、
　　＋　Ｃｚ　　＋　Ｃｓ　）また、 Δ■正＝ ＋γ２・Δ■罰１　＋γ２・ΔＶ！ｌＬ２　　）＋γ１
・ΔＶＴＴＴ　　＋　ｒ　、　・Δｖｉ−ｉ−Ｔ）Ｃ−
土ニー上−（Ｔ。・ΔＶ酊＋γ。・Δ■酊、＋　１＋医 ＋γ１・ΔＶｍｔｏ＋７１・ΔｖｌｌＬ２）＋Ｔ２゛Δ
ＶＩＩＬＯ＋γ２°ΔＶＩＬＺ　　）であり、両者は等
しい。

■　ビット線ＢＬ、及びＢ　Ｌ　ｚが、隣接ビット線対
から受ける容量結合ノイズΔ■１Ｌ２ｉ　Δｖ　ｉｔｚ
は、 ΔＶＩＩＬＺ　”” ”　ｒ　＋’　Ａ　Ｖｍｔ＋　　＋　ｒ　＋’Δｖｉｒ
ｒｒ　）＋Ｔ、゛ΔＶＩＬＩ　＋　γＨ°ΔＶｓｔ＋　
）＋γ２゛ΔＶＩＩＬＩ　　＋γ２゛ΔＶＩＬ３　）ｄ
−＋−−−（ｒ、ζΔＶＩＩＬＩ　　＋　７１’・Δ■
慕Ｌ３９１千鈍′ ＋ｒｚ°ΔＶ丁口　＋γ２゛ΔＶＢＬ３　　）また、 Δ■酊＝ 区分ａ→　工・π丁（γ、゛・ΔＶｉ了＋γ、°・ΔＶ
　ＩＩＬ３＋γ２°ΔｖｌＬｌ＋Ｔ２・ΔＶ８Ｌ３１ｂ
→＋”二（ｒ、”ΔＶ酊＋γ。・ΔＶ酊ｔ　１十Ｃ′ ＋γ１′・ΔＶＩＩＬＩ　＋１１”・ΔＶｌｌＬ３　）
Ｃ→　＋Ｔ・１ヤ、（Ｔ１・Δ■酊＋γ、・Δ■畜＋γ
２°ΔＶＩＬＩ　＋γ２゛ΔＶＩＩＬ３　）ｄ″　＋Ｔ
ゴーこ（ｒ＋’ΔＶｎＬ＋＋ＴビΔＶ　８Ｌ３＋γ２・
Δ■酊＋γ２・Δ■苗） であり、両者は等しい。

以下、同様に、全ビット線対について、それぞれ対をな
すビット線が、隣接ビット線対から受ける容量結合ノイ
ズは全く等しいものとなる。なお、メモリアレイ端のビ
ット線対ＢＬ、、πニーについても、 ΔＶＩＬＯ＝ 区分ａ＝　　　４’ｌ＋ｔ’γ。１ΔＶ、Ｌ、＋ｒ、・
ΔＶ８ＬＩ　）ｂ−十±”（ｒｌ・Δ■ｌＬＩ＋Ｔ０・
Δ■質了）年　　Ｉｆ−ｇＬ Ｃ→　＋÷’　（、、、（Ｔ　＋−ΔＶＩＬＩ　　＋γ
ｚ０ΔＶＩＬＩ　）ｄ→　＋Ｔ゛了ｔａ：　（Ｔ　＋−
Δｖ′ｉ′ＴＴ＋Ｔｚ°ΔＶｓｔ＋　）ΔＶ＠ＬＯ” 区分ａ−÷’ｌ＋Ｌ’（Ｔ２’ΔＶｌｌＬｌ＋Ｔｌ−Δ
ＶＩＩＬＩ　１ｂ→　土工・−三−（Ｔ２・ΔＶ罰ゴ＋
γ　＋・ΔＶＩＬＩ　）体　１＋λ′ 。０　＋土、−二−（Ｔ１．ΔＶＩＩＬＬ　　＋７０−
ΔＶＩＬＩ　）ｑ　　１＋矢 ｄ→　十土−二−（Ｔ１・ΔＶ正十γ。・Δ■ヨＬｌ　
）永　　１＋ＣＩ− となり、両者は全く等しい。

このように、本実施例では、対をなすビット線の各々が
信号読み出し時に隣接するビット線対から受ける容量結
合ノイズが、全く等しくなっているので、このノイズに
よる読み出し電圧差の低下を全くなくすることができ、
読み出しマージンの拡大、ソフトエラー率の向上を達成
できる。

なお、ビット線端ＣＰ　４の交差を省略し、奇数番目の
ビット線対は等分点ＣＰ　ｚでのみ交差するようにして
もよく、この場合には、交差部で若干のアンバランスを
生じるものの、容量結合ノイズのキャンセル機能は上記
実施例と同様である。

また、上記実施例では、ビット線対を４区分に分け、適
当な場所で各々、交差させる場合を示したが、この区分
は、８区分、１２区分等その整数倍であっても同様の効
果を奏する。第６図は８区分の場合の実施例を示し、こ
れは、第５図の形を、２回繰り返した形であり、第５図
の実施例と同様の効果が得られることは明らかである。

このような実施例によれば、メモリセルアレイの高集積
化、フォールデッドビット線方式、ビット線容量バラン
ス、ビット線間容量結合ノイズのキャンセルの効果が同
時に得られ、高集積・高信頼性を兼ね備えたメモリセル
アレイが実現できる。

なお、上記実施例では、ビット線対が第３ポリＳｉ、Ａ
ｊ？の２層で形成される場合を示したが、これは、他の
配線層数２種類で形成されるものであってもよい。また
、本発明は上記実施例のダミーセル方式、セル構造、セ
ンスアンプ配置法に限らず適用できる。

〔発明の効果〕

以上のようＣご、この発明によれば、対をなすビット線
の各々を異なる配線層で形成し、適当な場所で交差させ
るようにしたので、ビット線対の浮遊容量をバランスさ
せることができ、フォールデッドビット線方式を適用す
ることができ、高集積化が可能で、かつ動作余裕度が大
きく信頼性の高い半導体記憶装置が得られる効果がある
。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体記憶装置を
示す構成図、第２図は本発明の第１の実施例によるビッ
ト線対の浮遊容量を説明するための図、第３図は本発明
の第２の実施例による半導体記憶装置を示す構成図、第
４図は本発明の第３の実施例による半導体記憶装置を示
す構成図、第５図は本発明の第４の実施例による半導体
記憶装置を示す構成図、第６図は本発明の第５の実施例
による半導体記憶装置を示す構成図、第７図は従来のト
レンチを有する半導体記憶装置のメモリセル部を示す図
、第８図はビット線方式を説明するための図、第９図は
従来のフォールデッドビット線方式の半導体記憶装置を
示す構成図、第１０図は従来の半導体記憶装置のメモリ
セル容量を説明するための図である。 ＢＬ、、百１τ、ＢＬ、、百Ｌ＋、　　・・・　・・・
ビット線、ＷＬｏ　、ＷＬ、、　　・・・　・・・ワー
ド線、Ｃ５・・・メモリセル、ＳＡ・・・センスアンプ
、Ｃ・・・中点、Ｅ・・・端部、ＣＰ＋　、ＣＰｚ　、
ＣＰｓ・・・交差部分、Ｃ２０・・・ビット線端、ａ、
ｂ、ｃ、ｄ・・・ブロック。 なお図中同一符号は同−又は相当部分を示す。

Claims (8)

【特許請求の範囲】
1. （１）複数のワード線、複数のビット線、及びこれらの
   交点に位置する複数のメモリセルからなるメモリセルア
   レイを有し、 上記ビット線２本が対になって該ビット線対間の電圧差
   を検出する１つのセンスアンプに入力される構成をもつ
   半導体記憶装置において、 上記各ビット線対は各々異なる配線層で形成されたビッ
   ト線からなり、適当な場所で交差部分をもち、 上記各ビット線は上記交差部で異なる配線層に入れ換わ
   るよう接続されてなり、 上記ビット線対の各ビット線の浮遊容量が相互に等しい
   ことを特徴とする半導体記憶装置。
2. （２）上記メモリセルは、上記ビット線の異なる配線の
   うちの１層にのみ接続されていることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。
3. （３）上記各ビット線対の間に、ビット線を形成する配
   線層のうち少なくとも１層と同種の配線層により形成さ
   れた配線を備えたことを特徴とする特許請求の範囲第１
   項または第２項記載の半導体記憶装置。
4. （４）上記各ビット線対は、その中点に交差部分をもつ
   ことを特徴とする特許請求の範囲第１項ないし第３項の
   いずれかに記載の半導体記憶装置。
5. （５）上記各ビット線対は、その中点および端部に交差
   部分をもつことを特徴とする特許請求の範囲第１項ない
   し第３項のいずれかに記載の半導体記憶装置。
6. （６）上記各ビット線対は各対をなすビット線の各々と
   隣接するビット線対との間のビット線間容量がすべて等
   しくなるよう交差部分をもつことを特徴とする特許請求
   の範囲第１項ないし第３項のいずれかに記載の半導体記
   憶装置。
7. （７）上記各ビット線対を長さ方向に４等分したときの
   ３つの等分点をＣＰ＿１、ＣＰ＿２、ＣＰ＿３としたと
   き、上記ビット線対は等分点ＣＰ＿２で交差をもつもの
   と等分点ＣＰ＿１及びＣＰ＿３で交差をもつものとが交
   互に配置されていることを特徴とする特許請求の範囲第
   ６項記載の半導体記憶装置。
8. （８）上記各ビット線対を長さ方向に４等分したときの
   ３つの等分点及びビット線端をＣＰ＿１、ＣＰ＿２、Ｃ
   Ｐ＿３、ＣＰ＿４としたとき、上記ビット線対は等分点
   ＣＰ＿２及びビット線端ＣＰ＿４で交差をもつものと等
   分点ＣＰ＿１及びＣＰ＿３で交差をもつものとが交互に
   配置されていることを特徴とする特許請求の範囲第６項
   記載の半導体記憶装置。