JP3256620B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3256620B2 JP3256620B2 JP34907493A JP34907493A JP3256620B2 JP 3256620 B2 JP3256620 B2 JP 3256620B2 JP 34907493 A JP34907493 A JP 34907493A JP 34907493 A JP34907493 A JP 34907493A JP 3256620 B2 JP3256620 B2 JP 3256620B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bit
- bit lines
- pair
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 230000008878 coupling Effects 0.000 description 14
- 238000010168 coupling process Methods 0.000 description 14
- 238000005859 coupling reaction Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000008859 change Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に１本おきにビット線対を構成した半導体記憶装
置に関する。
り、特に１本おきにビット線対を構成した半導体記憶装
置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化に伴っ
てメモリセルの大きさがより小さくなり、ビット線の配
線間隔も狭くなってきている。このため、ビット線間の
容量結合による読み出しノイズが、次第に無視できなく
なってきている。この問題を図を用いて説明する。
てメモリセルの大きさがより小さくなり、ビット線の配
線間隔も狭くなってきている。このため、ビット線間の
容量結合による読み出しノイズが、次第に無視できなく
なってきている。この問題を図を用いて説明する。
【０００３】図８は折り返しビット線構成を用いたダイ
ナミック型半導体記憶装置のメモリセルの配置例であ
り、ＢＬはビット線、ＷＬはワード線、Ｍはメモリセ
ル、ＳＡはセンスアンプを示している。この図におい
て、ＷＬ1 を選択した場合について考える。
ナミック型半導体記憶装置のメモリセルの配置例であ
り、ＢＬはビット線、ＷＬはワード線、Ｍはメモリセ
ル、ＳＡはセンスアンプを示している。この図におい
て、ＷＬ1 を選択した場合について考える。
【０００４】図９は図８のうち、ワード線ＷＬ1 にのみ
注目した場合の図である。ＷＬ1 を選択すると、選択さ
れたメモリセルＭのデータがビット線に転送され、ＢＬ
0m，ＢＬ3m（ｍ＝…n-1,n,n+1,…）の電位が、“１”又
は“０”のデータに応じて信号電位振幅＋Ｖs 又は−Ｖ
s 変化する。
注目した場合の図である。ＷＬ1 を選択すると、選択さ
れたメモリセルＭのデータがビット線に転送され、ＢＬ
0m，ＢＬ3m（ｍ＝…n-1,n,n+1,…）の電位が、“１”又
は“０”のデータに応じて信号電位振幅＋Ｖs 又は−Ｖ
s 変化する。
【０００５】これらのビット線は、ビット線間の容量結
合のため、隣接ビット線に対し微小な電位変動を与え、
その大きさはＶｓ×ＣBB／ＣB である。ここで、ＣBBは
隣接ビット線間の結合容量、ＣB はビット線の容量であ
る。
合のため、隣接ビット線に対し微小な電位変動を与え、
その大きさはＶｓ×ＣBB／ＣB である。ここで、ＣBBは
隣接ビット線間の結合容量、ＣB はビット線の容量であ
る。
【０００６】ここで、メモリセルＭ0nに“１”が、メモ
リセルＭ3nに“０”が、メモリセルＭ3(n-1)に“０”の
データが書き込まれていたとする。この場合、ビット線
ＢＬ0nはＭ3(n-1)のデータが“１”で、ビット線ＢＬ3
(n-1)が＋Ｖs の電位変化をしたため、信号とノイズを
合わせて ｄＶ（ＢＬ0n）＝Ｖs −Ｖs ×ＣBB／ＣB の電位変化をする。
リセルＭ3nに“０”が、メモリセルＭ3(n-1)に“０”の
データが書き込まれていたとする。この場合、ビット線
ＢＬ0nはＭ3(n-1)のデータが“１”で、ビット線ＢＬ3
(n-1)が＋Ｖs の電位変化をしたため、信号とノイズを
合わせて ｄＶ（ＢＬ0n）＝Ｖs −Ｖs ×ＣBB／ＣB の電位変化をする。
【０００７】さらに、ビット線ＢＬ0nの参照ビット線で
あるＢＬ2nは、隣接のビット線ＢＬ3nが＋Ｖs の電位変
化をするため、 ｄＶ（ＢＬ2n）＝＋Ｖs ×ＣBB／ＣB の電位変化を受ける。
あるＢＬ2nは、隣接のビット線ＢＬ3nが＋Ｖs の電位変
化をするため、 ｄＶ（ＢＬ2n）＝＋Ｖs ×ＣBB／ＣB の電位変化を受ける。
【０００８】従って、ＢＬ0nとＢＬ2nの電位差は、 ｄＶ（ＢＬ0n）−ｄＶ（ＢＬ2n）＝Ｖs −２Ｖs ×ＣBB
／ＣB となる。上式の第２項がビット線間の容量結合によるノ
イズを表わし、１の信号に対してノイズの相対値が２Ｃ
BB／ＣB となってしまうことを表わしている。
／ＣB となる。上式の第２項がビット線間の容量結合によるノ
イズを表わし、１の信号に対してノイズの相対値が２Ｃ
BB／ＣB となってしまうことを表わしている。
【０００９】従って、図８に示したダイナミック型半導
体記憶装置においては、ビット線間の容量結合によっ
て、信号に対するノイズの大きさの比が２ＣBB／ＣB と
なってしまい、これがセンスアンプ等の回路の動作マー
ジンを小さくする要因となっていた。
体記憶装置においては、ビット線間の容量結合によっ
て、信号に対するノイズの大きさの比が２ＣBB／ＣB と
なってしまい、これがセンスアンプ等の回路の動作マー
ジンを小さくする要因となっていた。
【００１０】
【発明が解決しようとする課題】このように従来、１本
おきにビット線対を構成した半導体記憶装置において
は、ビット線間の容量結合によって生じるノイズは、１
の信号に対して２ＣBB／ＣB もの大きさがあり、このノ
イズが回路の動作マージンを小さくする要因となってい
た。
おきにビット線対を構成した半導体記憶装置において
は、ビット線間の容量結合によって生じるノイズは、１
の信号に対して２ＣBB／ＣB もの大きさがあり、このノ
イズが回路の動作マージンを小さくする要因となってい
た。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ビット線間の容量結合
によって生じるノイズの大きさを低減し、回路の動作マ
ージンを十分に確保することのできる半導体記憶装置を
提供することにある。
ので、その目的とするところは、ビット線間の容量結合
によって生じるノイズの大きさを低減し、回路の動作マ
ージンを十分に確保することのできる半導体記憶装置を
提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。
に本発明は、次のような構成を採用している。
【００１３】即ち、本発明（請求項１）は、ビット線が
１本おきにビット線対を構成した半導体記憶装置におい
て、１組のビット線対に隣接し、且つ該ビット線対に挟
み込まれていない２本のビット線のうち、多くとも片方
のビット線にのみ同一のワード線が選択された際にデー
タが転送されるようにメモリセルを配置したことを特徴
とする。
１本おきにビット線対を構成した半導体記憶装置におい
て、１組のビット線対に隣接し、且つ該ビット線対に挟
み込まれていない２本のビット線のうち、多くとも片方
のビット線にのみ同一のワード線が選択された際にデー
タが転送されるようにメモリセルを配置したことを特徴
とする。
【００１４】また、本発明（請求項２）は、ビット線が
１本おきにビット線対を構成し、対をなすビット線の同
一ワード線との２つの交点のいずれか一方にメモリセル
を配置した折り返しビット線方式の半導体記憶装置にお
いて、１組のビット線対に隣接し、且つ該ビット線対に
挟み込まれていない２本のビット線の同一ワード線との
２つの交点のいずれか一方にメモリセルを配置したこと
を特徴とする。
１本おきにビット線対を構成し、対をなすビット線の同
一ワード線との２つの交点のいずれか一方にメモリセル
を配置した折り返しビット線方式の半導体記憶装置にお
いて、１組のビット線対に隣接し、且つ該ビット線対に
挟み込まれていない２本のビット線の同一ワード線との
２つの交点のいずれか一方にメモリセルを配置したこと
を特徴とする。
【００１５】
【作用】本発明によれば、１組のビット線対に隣接し、
且つ該ビット線対に挟み込まれていない２本のビット線
の同一ワード線との２つの交点のいずれか一方にメモリ
セルを配置する構成としているので、１組のビット線対
における隣接ビット線の影響を一方のビット線のみとす
ることができる。従って、１の信号に対して従来は２Ｃ
BB／ＣB もの大きさがあったビット線間の容量結合によ
って生じるノイズを、１の信号に対してＣBB／ＣB の大
きさに半減することができ、これによりセンスアンプ等
の回路の動作マージンを十分に確保することが可能とな
る。
且つ該ビット線対に挟み込まれていない２本のビット線
の同一ワード線との２つの交点のいずれか一方にメモリ
セルを配置する構成としているので、１組のビット線対
における隣接ビット線の影響を一方のビット線のみとす
ることができる。従って、１の信号に対して従来は２Ｃ
BB／ＣB もの大きさがあったビット線間の容量結合によ
って生じるノイズを、１の信号に対してＣBB／ＣB の大
きさに半減することができ、これによりセンスアンプ等
の回路の動作マージンを十分に確保することが可能とな
る。
【００１６】
【実施例】以下、本発明の詳細を図示の実施例によって
説明する。
説明する。
【００１７】図１から図４は、本発明の第１から第４の
実施例で、ダイナミック型半導体記憶装置において、一
本のワード線ＷＬに沿ったＤＲＡＭセルの接続の仕方を
示している。また、図５は本発明の第５の実施例であ
り、第１から第４の実施例を組み合わせたセルアレイの
構成例を示している。
実施例で、ダイナミック型半導体記憶装置において、一
本のワード線ＷＬに沿ったＤＲＡＭセルの接続の仕方を
示している。また、図５は本発明の第５の実施例であ
り、第１から第４の実施例を組み合わせたセルアレイの
構成例を示している。
【００１８】これらの実施例では、８本のビット線ＢＬ
（ＢＬ0n，〜，ＢＬ7n）が４つのセンスアンプＳＡ（よ
り具体的には、センスアンプ兼イコライズ回路，Ｉ／Ｏ
等）に接続されており、それぞれのビット線対は１本お
きのビット線によって組となっている。
（ＢＬ0n，〜，ＢＬ7n）が４つのセンスアンプＳＡ（よ
り具体的には、センスアンプ兼イコライズ回路，Ｉ／Ｏ
等）に接続されており、それぞれのビット線対は１本お
きのビット線によって組となっている。
【００１９】また、それぞれのビット線対に隣接し、且
つそのビット線対によって挟まれることのない２本のビ
ット線ＢＬのうち、同一ワード線ＷＬとの交点にメモリ
セルＭが接続されるのは１本のみという構成となってい
る。例えば図１及び図３において、ＢＬ1n，ＢＬ3nのビ
ット線対に隣接し、且つこのビット線対によって挟まれ
ることのない２本のビット線ＢＬ0n，ＢＬ4nのうち、同
一ワード線との交点にメモリセルＭが接続されるのはビ
ット線ＢＬ4nのみとなっている。
つそのビット線対によって挟まれることのない２本のビ
ット線ＢＬのうち、同一ワード線ＷＬとの交点にメモリ
セルＭが接続されるのは１本のみという構成となってい
る。例えば図１及び図３において、ＢＬ1n，ＢＬ3nのビ
ット線対に隣接し、且つこのビット線対によって挟まれ
ることのない２本のビット線ＢＬ0n，ＢＬ4nのうち、同
一ワード線との交点にメモリセルＭが接続されるのはビ
ット線ＢＬ4nのみとなっている。
【００２０】またセルアレイは、これら８本のビット線
ＢＬがワード線ＷＬに沿って周期的に並んだ構造とな
る。メモリセルＭは、１トランジスタ／１キャパシタか
らなるＤＲＡＭセルである。
ＢＬがワード線ＷＬに沿って周期的に並んだ構造とな
る。メモリセルＭは、１トランジスタ／１キャパシタか
らなるＤＲＡＭセルである。
【００２１】１組のビット線対に挟まれたビット線の電
位変化による容量結合ノイズは、ビット線とその参照ビ
ット線の両方に同じように与えられるため、ビット線対
間の電位差を変化させない。この原理により、図８の従
来技術のＷＬ3 を選択した場合に生じたビット線間の容
量結合ノイズは全て打ち消される。ところが、ビット線
対の容量バランスを保つためには、常にデータが読み出
されるメモリセルが接続されるビット線を他のビット線
対に挟まれる形で配置することはできない。
位変化による容量結合ノイズは、ビット線とその参照ビ
ット線の両方に同じように与えられるため、ビット線対
間の電位差を変化させない。この原理により、図８の従
来技術のＷＬ3 を選択した場合に生じたビット線間の容
量結合ノイズは全て打ち消される。ところが、ビット線
対の容量バランスを保つためには、常にデータが読み出
されるメモリセルが接続されるビット線を他のビット線
対に挟まれる形で配置することはできない。
【００２２】そこで本発明では、１つのビット線対に挟
まれることなしに隣接した２本のビット線のうち、同一
のワード線につながるメモリセルが接続されたビット線
を、片側にのみ配置するという条件でメモリセルを配置
する。
まれることなしに隣接した２本のビット線のうち、同一
のワード線につながるメモリセルが接続されたビット線
を、片側にのみ配置するという条件でメモリセルを配置
する。
【００２３】この場合、ビット線対における隣接ビット
線の影響を受けるビット線は片側のみである。そして、
片側のビット線の信号量Ｖs の電位変化によりビット線
対が受けるノイズは、最悪の場合でもＶｓ×ＣBB／ＣB
のみである。これを、図１の実施例について説明する。
線の影響を受けるビット線は片側のみである。そして、
片側のビット線の信号量Ｖs の電位変化によりビット線
対が受けるノイズは、最悪の場合でもＶｓ×ＣBB／ＣB
のみである。これを、図１の実施例について説明する。
【００２４】ワード線ＷＬが選択されると、ビット線Ｂ
Ｌ2 ，ＢＬ3 ，ＢＬ4 ，ＢＬ5 に接続されたメモリセル
Ｍから各々のビット線にデータが転送される。このと
き、ビット線の電位はメモリセルに書き込まれていた信
号によって微小に変化し、またビット線間の結合容量に
よって隣接ビット線にこの電位変化が伝えられる。ここ
で、ビット線ＢＬ2 の信号電位変化は隣接のビット線Ｂ
Ｌ1 及びＢＬ3 に同じ様に伝えられる。ところが、ビッ
ト線ＢＬ1 とＢＬ3 はビット線対を構成しているので、
このビット線容量結合による電位変化はビット線ＢＬ1
とＢＬ3 の電位差を変化させることはない。同様にビッ
ト線ＢＬ5 の電位変化はビット線ＢＬ4 とＢＬ6 の電位
を変動させるが、これもノイズとならない。
Ｌ2 ，ＢＬ3 ，ＢＬ4 ，ＢＬ5 に接続されたメモリセル
Ｍから各々のビット線にデータが転送される。このと
き、ビット線の電位はメモリセルに書き込まれていた信
号によって微小に変化し、またビット線間の結合容量に
よって隣接ビット線にこの電位変化が伝えられる。ここ
で、ビット線ＢＬ2 の信号電位変化は隣接のビット線Ｂ
Ｌ1 及びＢＬ3 に同じ様に伝えられる。ところが、ビッ
ト線ＢＬ1 とＢＬ3 はビット線対を構成しているので、
このビット線容量結合による電位変化はビット線ＢＬ1
とＢＬ3 の電位差を変化させることはない。同様にビッ
ト線ＢＬ5 の電位変化はビット線ＢＬ4 とＢＬ6 の電位
を変動させるが、これもノイズとならない。
【００２５】一方、ビット線ＢＬ3 の信号電位変化は隣
接のビット線ＢＬ2 及びＢＬ4 の電位を変動させる。従
って、ビット線ＢＬ0 とＢＬ2 のビット線対はその片方
に電位変動を受けることになり、例えばメモリセルＭ2
に“０”、メモリセルＭ3 に“１”が書き込まれていた
場合には、ビット線ＢＬ0 とＢＬ2 の電位差がＶs ×Ｃ
BB／ＣB だけ縮まることになる。即ち、メモリセルＭ2
の読み出しについては、最悪の場合でもＶs ×ＣBB／Ｃ
B であり、従来の半分のノイズを受けるだけである。
接のビット線ＢＬ2 及びＢＬ4 の電位を変動させる。従
って、ビット線ＢＬ0 とＢＬ2 のビット線対はその片方
に電位変動を受けることになり、例えばメモリセルＭ2
に“０”、メモリセルＭ3 に“１”が書き込まれていた
場合には、ビット線ＢＬ0 とＢＬ2 の電位差がＶs ×Ｃ
BB／ＣB だけ縮まることになる。即ち、メモリセルＭ2
の読み出しについては、最悪の場合でもＶs ×ＣBB／Ｃ
B であり、従来の半分のノイズを受けるだけである。
【００２６】以下同様に、メモリセルＭ3 ，Ｍ4 ，Ｍ5
の読み出しについても最悪でＶs ×ＣBB／ＣB のノイズ
を受けるが、これらも従来の技術で説明した場合の最悪
のノイズの半分の値であり、この程度のノイズであれ
ば、センスアンプ等の回路の動作マージンを十分に取る
ことができる。
の読み出しについても最悪でＶs ×ＣBB／ＣB のノイズ
を受けるが、これらも従来の技術で説明した場合の最悪
のノイズの半分の値であり、この程度のノイズであれ
ば、センスアンプ等の回路の動作マージンを十分に取る
ことができる。
【００２７】図２、３、４のそれぞれの実施例の全ての
メモリセルの読み出しについても同様で、最悪の場合の
ノイズはＶs ×ＣBB／ＣB であり、ビット線間の容量結
合によって生じるノイズの大きさを従来の半分にするこ
とができ、センスアンプＳＡ等の動作マージンを大きく
することが可能となる。
メモリセルの読み出しについても同様で、最悪の場合の
ノイズはＶs ×ＣBB／ＣB であり、ビット線間の容量結
合によって生じるノイズの大きさを従来の半分にするこ
とができ、センスアンプＳＡ等の動作マージンを大きく
することが可能となる。
【００２８】また、図５の実施例では、図１〜図４の実
施例を組み合わせることにより、セル配置を均一化し、
各々のビット線に接続されるメモリセル数を同じにして
いる。これは、各々のビット線の駆動負荷を同じにする
ことになり、ビット線の駆動に際して有利である。ま
た、ビット線方向に２つのメモリセルを連続して形成し
た構成をワード線方向に１つずつずらした構成としてい
るので、メモリセルのパターン配置が楽になる利点があ
る。
施例を組み合わせることにより、セル配置を均一化し、
各々のビット線に接続されるメモリセル数を同じにして
いる。これは、各々のビット線の駆動負荷を同じにする
ことになり、ビット線の駆動に際して有利である。ま
た、ビット線方向に２つのメモリセルを連続して形成し
た構成をワード線方向に１つずつずらした構成としてい
るので、メモリセルのパターン配置が楽になる利点があ
る。
【００２９】図６は、本発明の第６の実施例に係わる半
導体記憶装置のセル配置例を示す図である。この実施例
は、複数のＤＲＡＭセルを直列につなげたＮＡＮＤセル
を基本単位として、最もビット線コンタクト寄りのワー
ド線を分離することにより、データの転送されるビット
線を選択して、折り返し型ビット線構成を実現してい
る。また、複数のビット線対によってセンスアンプＳＡ
を共有し、読み出し或いは再書き込みを順に行う方式を
用いている。図中のφ１，φ２はビット線をセンスアン
プＳＡに接続するための制御信号である。
導体記憶装置のセル配置例を示す図である。この実施例
は、複数のＤＲＡＭセルを直列につなげたＮＡＮＤセル
を基本単位として、最もビット線コンタクト寄りのワー
ド線を分離することにより、データの転送されるビット
線を選択して、折り返し型ビット線構成を実現してい
る。また、複数のビット線対によってセンスアンプＳＡ
を共有し、読み出し或いは再書き込みを順に行う方式を
用いている。図中のφ１，φ２はビット線をセンスアン
プＳＡに接続するための制御信号である。
【００３０】本発明の骨子として、特定のワード線を選
択した際にデータが転送されるビット線が一組のビット
線対に挟まれるか、或いは１組のビット線対に挟まれた
ビット線以外の隣接ビット線のうちの多くとも一方のビ
ット線のみであればよい。この規則に基づきデータが転
送されるビット線が選択されるように、ビット線コンタ
クト近傍のトランスファゲートの接続順序を変えて配置
したものが本実施例である。
択した際にデータが転送されるビット線が一組のビット
線対に挟まれるか、或いは１組のビット線対に挟まれた
ビット線以外の隣接ビット線のうちの多くとも一方のビ
ット線のみであればよい。この規則に基づきデータが転
送されるビット線が選択されるように、ビット線コンタ
クト近傍のトランスファゲートの接続順序を変えて配置
したものが本実施例である。
【００３１】この場合も、隣接ビット線による影響を従
来の半分にすることができ、第１〜第５の実施例と同様
の効果が得られる。
来の半分にすることができ、第１〜第５の実施例と同様
の効果が得られる。
【００３２】図７は、本発明の第７の実施例に係わる半
導体記憶装置のセル配置例を示す図である。この実施例
は第６の実施例と同様に、複数のＤＲＡＭセルを直列に
つなげたＮＡＮＤセルを基本単位として、折り返し型ビ
ット線構成を実現している。また、図６とはビット線と
ＮＡＮＤセルの接続の仕方が異なるが、基本的には図６
で説明したのと同様な規則に基づいて接続順序を変えて
いる。
導体記憶装置のセル配置例を示す図である。この実施例
は第６の実施例と同様に、複数のＤＲＡＭセルを直列に
つなげたＮＡＮＤセルを基本単位として、折り返し型ビ
ット線構成を実現している。また、図６とはビット線と
ＮＡＮＤセルの接続の仕方が異なるが、基本的には図６
で説明したのと同様な規則に基づいて接続順序を変えて
いる。
【００３３】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ダイナミック型半導体
記憶装置の例で説明したが、１本おきにビット線対を構
成するものであれば、不揮発性半導体記憶装置に適用す
ることもできる。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
れるものではない。実施例では、ダイナミック型半導体
記憶装置の例で説明したが、１本おきにビット線対を構
成するものであれば、不揮発性半導体記憶装置に適用す
ることもできる。その他、本発明の要旨を逸脱しない範
囲で、種々変形して実施することができる。
【００３４】
【発明の効果】以上詳述したように本発明によれば、ビ
ット線が１本おきにビット線対を成した構成において、
メモリセルの配置を工夫することにより、ビット線間の
容量結合によって生じるノイズを従来の半分に低減し、
回路動作マージンを確保した半導体記憶装置を実現する
ことができる。
ット線が１本おきにビット線対を成した構成において、
メモリセルの配置を工夫することにより、ビット線間の
容量結合によって生じるノイズを従来の半分に低減し、
回路動作マージンを確保した半導体記憶装置を実現する
ことができる。
【図１】第１の実施例に係わるダイナミック型半導体記
憶装置のセル配置例を示す図。
憶装置のセル配置例を示す図。
【図２】第２の実施例に係わるダイナミック型半導体記
憶装置のセル配置例を示す図。
憶装置のセル配置例を示す図。
【図３】第３の実施例に係わるダイナミック型半導体記
憶装置のセル配置例を示す図。
憶装置のセル配置例を示す図。
【図４】第４の実施例に係わるダイナミック型半導体記
憶装置のセル配置例を示す図。
憶装置のセル配置例を示す図。
【図５】第５の実施例に係わるダイナミック型半導体記
憶装置を説明するためのもので、第１〜第４の実施例の
セルを組み合わせたセルアレイの構成例を示す図。
憶装置を説明するためのもので、第１〜第４の実施例の
セルを組み合わせたセルアレイの構成例を示す図。
【図６】第６の実施例に係わるダイナミック型半導体記
憶装置のセル配置例を示す図。
憶装置のセル配置例を示す図。
【図７】第７の実施例に係わるダイナミック型半導体記
憶装置のセル配置例を示す図。
憶装置のセル配置例を示す図。
【図８】従来の折り返しビット線構成を用いたダイナミ
ック型半導体記憶装置のメモリセルの配置例を示す図。
ック型半導体記憶装置のメモリセルの配置例を示す図。
【図９】図８のうちワード線ＷＬ1 にのみ注目した場合
を示す図。
を示す図。
ＢＬ…ビット線 ＷＬ…ワード線 Ｍ…メモリセル ＳＡ…センスアンプ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108 G11C 11/401
Claims (2)
- 【請求項１】ビット線が１本おきにビット線対を構成し
た半導体記憶装置において、 １組のビット線対に隣接し、且つ該ビット線対に挟み込
まれていない２本のビット線のうち、片方のビット線に
のみ同一のワード線が選択された際にデータが転送され
るように、メモリセルが配置されてなることを特徴とす
る半導体記憶装置。 - 【請求項２】ビット線が１本おきにビット線対を構成
し、対をなすビット線の同一ワード線との２つの交点の
いずれか一方にメモリセルを配置した折り返しビット線
方式の半導体記憶装置において、 １組のビット線対に隣接し、且つ該ビット線対に挟み込
まれていない２本のビット線の同一ワード線との２つの
交点のいずれか一方にメモリセルが配置されてなること
を特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34907493A JP3256620B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
| US08/358,582 US5555203A (en) | 1993-12-28 | 1994-12-13 | Dynamic semiconductor memory device |
| KR1019940037895A KR0150494B1 (ko) | 1993-12-28 | 1994-12-28 | 다이나믹 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34907493A JP3256620B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202020A JPH07202020A (ja) | 1995-08-04 |
| JP3256620B2 true JP3256620B2 (ja) | 2002-02-12 |
Family
ID=18401317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34907493A Expired - Fee Related JP3256620B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3256620B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09331032A (ja) * | 1996-06-11 | 1997-12-22 | Toshiba Corp | 半導体記憶装置 |
| KR100510463B1 (ko) * | 1998-04-20 | 2005-10-24 | 삼성전자주식회사 | 폴드 비트라인 구조를 갖는 반도체 메모리장치 |
-
1993
- 1993-12-28 JP JP34907493A patent/JP3256620B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202020A (ja) | 1995-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5461589A (en) | Bit line structure for semiconductor memory device with bank separation at cross-over regions | |
| US5111434A (en) | Semiconductor memory device | |
| US4922459A (en) | Dynamic semiconductor memory device | |
| JP3364549B2 (ja) | 半導体記憶装置 | |
| US20090073792A1 (en) | Wide databus architecture | |
| JP3075220B2 (ja) | 半導体記憶装置 | |
| US5091887A (en) | Dynamic semiconductor memory device | |
| JPH0362393A (ja) | ダイナミック型半導体記憶装置 | |
| US4982368A (en) | Dynamic semiconductor memory device having an enlarged operating margin for information reading | |
| EP0264929A2 (en) | Semiconductor memory device with improved bit line arrangement | |
| JP3270294B2 (ja) | 半導体記憶装置 | |
| US5014241A (en) | Dynamic semiconductor memory device having reduced soft error rate | |
| US4922453A (en) | Bit line structure of dynamic type semiconductor memory device | |
| KR950006962B1 (ko) | 반도체 기억 장치 | |
| US4980864A (en) | Semiconductor dynamic random access memory with relaxed pitch condition for sense amplifiers and method of operating the same | |
| US6975552B2 (en) | Hybrid open and folded digit line architecture | |
| JP3256620B2 (ja) | 半導体記憶装置 | |
| US6477098B1 (en) | Dynamic random access memory array having segmented digit lines | |
| JPH09331032A (ja) | 半導体記憶装置 | |
| JP2845526B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH02183489A (ja) | ダイナミック型半導体記憶装置 | |
| JPH07201170A (ja) | 半導体記憶装置 | |
| JPH0510756B2 (ja) | ||
| JP2002536774A (ja) | 集積メモリ及び相応の作動方法 | |
| JPS63148489A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071130 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081130 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091130 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |