JPH0950462A - 論理合成方法、半導体集積回路及び演算回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数のレジスタとそのレジスタ間に位置する
複数の組合せ回路とから成る半導体集積回路のトップダ
ウン設計において、前記半導体集積回路をレジスタトラ
ンスファーレベルから論理合成する場合に、クリティカ
ルパスの最大信号伝搬遅延時間を増大させることなく、
低消費電力な半導体集積回路を得る。 【解決手段】 クリティカルパスを持つ組合せ回路の前
部を高電圧源を電圧源として駆動すると共に、その残部
及びクリティカルパスを持たない他の組合せ回路を低電
圧源を電圧源として駆動し、前記クリティカルパスを持
つ組合せ回路の前段に位置するレジスタに、低電圧の信
号を高電圧の信号に変換するレベル変換回路を設ける。
従って、組合せ回路の中のレベル変換回路を不要にし
て、低消費電力な半導体集積回路を簡易に論理合成でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レジスタトランス
ファーレベルから半導体集積回路を生成するための論理
合成方法の改良、特に、低消費電力な半導体集積回路を
生成する論理合成方法に関すると共に、そのようにして
得られる低消費電力な半導体集積回路に関する。

【０００２】

【従来の技術】今日、半導体集積回路の設計において
は、開発対象の半導体集積回路をレジスタトランスファ
ーレベル（以下、ＲＴＬと記す）の機能記述により表現
し、このＲＴＬ記述を用いて論理合成することにより、
開発対象の半導体集積回路を生成するトップダウン設計
が採用されている。

【０００３】図２９は従来のＲＴＬ記述、図３０は前記
ＲＴＬ記述を用いて論理合成により生成された論理回路
（半導体集積回路）を示す。

【０００４】図２９のＲＴＬ記述は、複数のレジスタ間
のデータ転送を機能レベルで明確に規定した記述であ
る。同図のＲＴＬ記述において、r1,r2,r3,r4 はレジス
タ、func1,func2,func3,func4 は前記レジスタ間の組合
せ回路の機能の記述、assign文とalways文は各レジスタ
と各組合せ回路との接続関係を記述したものである。

【０００５】図２９のＲＴＬ記述から論理を合成する場
合、面積又は速度の制約条件を与えることにより、面積
と速度のトレードオフの曲線上で回路が決定する。

【０００６】前記ＲＴＬ記述から生成された図３０に示
す論理回路において、101 ，103 ，105,及び107 は前記
ＲＴＬ記述に明示されたレジスタr1,r2,r3,r4 が論理合
成によりマッピングされたフリップフロップ回路であっ
て、前記図２９のＲＴＬ記述に明示されたレジスタr1,r
2,r3,r4 に直接対応する。108 はクロックバッファ、10
0 ，102 ，104 及び106 は図２９のＲＴＬ記述のfunc1,
func2,func3,func4 に対応する組合せ回路である。前記
組合せ回路100 ，102 ，104 及び106 は、図２９のＲＴ
Ｌの機能記述から面積と速度とのトレードオフの曲線上
の１つの回路としてマッピングされたものである。

【０００７】

【発明が解決しようとする課題】ところで、半導体集積
回路の消費電力Ｐは、動作周波数をｆ、負荷容量をＣ、
電圧をＶとすると［式１］の通り、 ［式１］Ｐ＝ｆ x Ｃ x Ｖ² で示される。従って、半導体集積回路の消費電力を低減
するには、動作周波数の低下、負荷容量の低下、又は電
源電圧の低下の３方法があり、電源電圧の低下による場
合の低減効果が最も大きい。

【０００８】しかしながら、電源電圧を低く設定する
と、論理回路を構成する多数のパスの中で最大遅延時間
を持つクリティカルパスの遅延時間も増大する。

【０００９】そこで、例えば特開平５−２９９６２４号
公報に開示される技術、即ち、多数の論理ゲートのうち
低速動作で足りる論理ゲートを低電圧源により駆動し、
他の高速動作が必要な論理ゲートを高電圧源により駆動
する技術を利用して、前記クリティカルパスを構成する
論理ゲートのみを高電圧源で駆動し、他の論理ゲートを
低電圧源で駆動し、これによりクリティカルパスの最大
遅延時間の増大を招かずに半導体集積回路全体の消費電
流を低電圧電源の使用により低減して、低消費電力化を
図ることが考えられる。しかし、この考えでは、次の欠
点が生じる。

【００１０】前記欠点の詳細は次の通りである。前記の
ように低電圧源で駆動される低速動作型の論理ゲートか
ら、高電圧源で駆動される高速動作型の論理ゲートにデ
ータを伝達する場合には、例えば特開平５−６７９６３
号公報に開示されるように、その２つの論理ゲートの間
に、低電圧源で駆動される論理ゲートの出力レベルを高
く変換するレベル変換回路を配置する必要がある。しか
し、前記図３０に示す各々の組合せ回路は、例えば図３
１又は図３２に示すような多数の論理ゲートにより構成
される回路であるため、この各図の組合せ回路において
クリティカルパスが図中太線で示すパスであると仮定す
ると、このクリティカルパスを高電圧源で駆動するには
各図中記号〇で示す複数の位置（この位置の数は図３１
では８箇所、図３２では１２箇所である）にレベル変換
回路を要すると判断し且つ配置する必要がある。集積度
の高い半導体集積回路では、組合せ回路の数は極めて多
数であると共に各組合せ回路を構成する論理ゲートの数
も極めて多い。従って、このような集積度の高い半導体
集積回路では、クリティカルパスを持つ１つの組合せ回
路においてレベル変換回路を要する位置の数は多数とな
り、またクリティカルパスを持つ組合せ回路の数も多い
ため、半導体集積回路の全体でレベル変換回路を要する
位置の数は膨大な数となる。その結果、集積度の高い半
導体集積回路の設計では、極く一部に限定した組合せ回
路で前記のようにレベル変換回路を要する位置を判断し
且つ配置することは可能であるが、半導体集積回路の全
体では前記レベル変換回路の配置位置の判断が繁雑で煩
わしく、また長時間を要し、設計が困難になる欠点があ
る。

【００１１】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ＲＴＬ記述から半導体集積回路を生
成する論理合成方法において、開発の対象とする半導体
集積回路の各組合せ回路のクリティカルパスの遅延時間
の増大を招かずに、低消費電力な半導体集積回路を簡易
に生成できる論理合成方法、及びそのようなクリティカ
ルパスの遅延時間の増大が無く且つ低消費電力な半導体
集積回路を提供することにある。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明では、次の点に着目した。即ち、第１に、半
導体集積回路は、前記図３０に示す通り、多数のレジス
タと、その各レジスタ間に位置する多数の組合せ回路と
から成るので、レジスタにレベル変換回路を配置すれ
ば、複数の組合せ回路にはその内部の各所，即ちクリテ
ィカルパスを高電源で駆動する場合にレベル変換回路を
要する複数の位置に、各々レベル変換回路を配置する必
要が無く、レベル変換回路の配置位置数が少なく低減で
きること、第２に、前記の通りレジスタにレベル変換回
路を配置すれば、このレベル変換回路からデータが伝達
される組合せ回路では、仮にその組合せ回路の全体を高
電源で駆動しても、半導体集積回路では、クリティカル
パスに存在する論理ゲートの数は、集積回路全体を構成
する論理ゲートの数の約５％程度である統計からする
と、クリティカルパスを持つ組合せ回路の組合せ回路全
体に対する割合は少なく、従ってクリティカルパスを持
つ組合せ回路全体を高電源で駆動してもさほど消費電力
の増大を招かないこと、第３に、クリティカルパスの最
大遅延時間は設計上の遅延上限値以下に制限されれば十
分である関係上、クリティカルパスを持つ組合せ回路全
体を高電源で駆動しなくても、その一部のみを高電源で
駆動すれば、クリティカルパスの最大遅延時間が短縮さ
れて設計上の遅延上限値以下に制限できて、消費電力の
増大を小さく抑制できることに着目した。

【００１３】以上の点から、本願発明では、原則として
レジスタのみにレベル変換回路を配置すると共に、クリ
ティカルパスを持つ組合せ回路の一部のみを高電源で駆
動する構成を採用する。

【００１４】即ち、請求項１記載の発明の論理合成方法
は、複数のレジスタ及び、前記複数のレジスタの間に各
々１個配置された組合せ回路を備えた半導体集積回路
を、論理セルの接続情報に基いて合成する論理合成方法
であって、前記何れかの組合せ回路の信号伝搬遅延時間
が設計上の遅延上限値以下の場合には、この組合せ回路
を、低電圧源を電圧源とする第１の組合せ回路に合成
し、前記何れかの組合せ回路の信号伝搬遅延時間が設計
上の遅延上限値を越える場合には、この組合せ回路の信
号伝搬遅延時間が設計上の遅延上限値未満になるように
この組合せ回路の一部を、高電圧源を電圧源とする第２
の組合せ回路に合成すると共に、この組合せ回路の残部
を前記第１の組合せ回路に合成する第１の工程と、前記
合成された何れかの第１の組合せ回路の出力が前記合成
された第２の組合せ回路に入力された形の混在の有無を
判断し、その混在が有る場合にはその第１の組合せ回路
を第２の組合せ回路に再合成する第２の工程と、前記各
レジスタが前記合成又は再合成された第２の組合せ回路
に信号を出力するレジスタか否かを判断し、何れかのレ
ジスタがそのレジスタである場合には、このレジスタ
を、高電圧源を含んだ電圧源を電圧源とするレジスタに
合成し、そのレジスタでない場合には、このレジスタを
低電圧源を電圧源とするレジスタに合成する第３の工程
とを有することを特徴とする。

【００１５】請求項２記載の発明は、前記請求項１記載
の論理合成方法において、第１の工程で、組合せ回路の
一部はその組合せ回路の前部であり、組合せ回路の残部
はその組合せ回路の後部であることを特徴とする。

【００１６】請求項３記載の発明は、前記請求項２記載
の論理合成方法において、第１の工程は、最初に、全て
の組合せ回路を第１の組合せ回路を用いて合成し、次い
で、前記合成した第１の組合せ回路の信号伝搬遅延時間
が設計上の遅延上限値を越えるか否かを判定し、設計上
の遅延上限値を越える第１の組合せ回路が有る場合に
は、その全ての第１の組合せ回路の前部を第２の組合せ
回路に再合成することを特徴とする。

【００１７】請求項４記載の発明は、前記請求項２又は
請求項３記載の論理合成方法において、第１の工程にお
いて、信号伝搬遅延時間が設計上の遅延上限値を越える
第１の組合せ回路が有る場合には、その第１の組合せ回
路を複数の組合せ部に概念的に区画して、先ず第１番目
の組合せ部を第２の組合せ回路に再合成し、その後、前
記再合成後の組合せ回路の信号伝搬遅延時間が設計上の
遅延上限値を越えるか否かを判定し、次いで、再合成後
の組合せ回路の信号伝搬遅延時間が未だ設計上の遅延上
限値を越える場合には、前記第１の組合せ回路内の信号
伝搬方向に向って次に位置する組合せ部に対して、前記
第２の組合せ回路への再合成及び前記合成後の信号伝搬
遅延時間の判定を繰返すことを特徴とする。

【００１８】請求項５記載の発明は、前記請求項２又は
請求項３記載の論理合成方法において、第１の工程にお
いて、第１の組合せ回路の前部を第２の組合せ回路に再
合成する際、その第１の組合せ回路を複数の組合せ部に
概念的に区画し、その複数の組合せ部のうち第２の組合
せ回路に再合成される前部となる組合せ部を、２分探索
法を用いて、前記第１の組合せ回路の信号伝搬遅延時間
が設定上の遅延上限値以下になり且つ第２の組合せ回路
の個数が最小になるまで、探索することを繰返すことを
特徴とする。

【００１９】請求項６記載の発明は、前記請求項２記載
の論理合成方法において、第１の工程は、最初に、第１
の組合せ回路及び低電圧源により駆動されるレジスタを
用いて、前記低電圧源により駆動されるレジスタ及び前
記第１の組合せ回路を合せた信号伝搬遅延時間を見積
り、次いで、前記見積り結果が設計上の遅延上限値を越
えるか否かを判定し、設計上の遅延上限値以下となる第
１の組合せ回路が有る場合には、その第１の組合せ回路
を第１の組合せ回路に合成し、前記見積り結果が設計上
の遅延上限値を越える第１の組合せ回路が有る場合に
は、その第１の組合せ回路の前部を第２の組合せ回路に
合成する工程であることを特徴とする。

【００２０】請求項７記載の発明は、前記請求項６記載
の論理合成方法において、第１の工程で、信号伝搬遅延
時間の見積り結果が設計上の遅延上限値を越える第１の
組合せ回路が有る場合には、その第１の組合せ回路を複
数の組合せ部に概念的に区画し、信号伝搬遅延時間の見
積り結果と設計上の遅延上限値との比率に基いて第２の
組合せ回路に合成すべき組合せ部の個数と第１の組合せ
回路に合成すべき組合せ部の個数との割合を算出し、そ
の後、前記第１の組合せ回路を構成する組合せ部の個数
と前記算出した割合とに基いて、第２の組合せ回路に合
成すべき前部の範囲を算出し、次いで、前記算出した前
部の範囲にある組合せ部を第２の組合せ回路に合成し、
残部を第１の組合せ回路に合成することを特徴とする。

【００２１】請求項８記載の発明は、前記請求項１記載
の論理合成方法において、第１の工程の前に、組合せ回
路の構成部分のうち第２の組合せ回路に合成すべき一部
を指定し、前記指定した組合せ回路の一部を第２の組合
せ回路に合成すると共に、この合成した第２の組合せ回
路の前段に、高電圧源を電圧源とするレベル変換回路を
配置する工程を有することを特徴とする。

【００２２】請求項９記載の発明は、前記請求項８記載
の論理合成方法において、指定される組合せ回路の一部
は、その組合せ回路の後部であることを特徴とする。

【００２３】請求項１０記載の発明は、前記請求項８又
は請求項９記載の論理合成方法において、指定は、組合
せ回路の構成部分のうち第２の組合せ回路に合成すべき
一部を指定する記述を含んだ機能記述により行われ、前
記機能記述を第１の工程の前に入力することを特徴とす
る。

【００２４】請求項１１記載の発明は、前記請求項８又
は請求項９記載の論理合成方法において、第２の工程と
第３の工程との間に、第２の組合せ回路と他の第２の組
合せ回路との間にレベル変換回路が有るか否かを判定
し、レベル変換回路が有る場合には、このレベル変換回
路を削除する工程を有することを特徴とする。

【００２５】請求項１２記載の発明は、前記請求項１記
載の論理合成方法において、第１の工程で、信号伝搬遅
延時間が設計上の遅延上限値を越える組合せ回路の中
に、検索範囲としての所定サイズのウインドウを複数個
設定し、前記複数個のウインドウのうち、その各ウイン
ドウ内にある組合せ部の合計面積が最小又は遅延が最小
であるウインドウを選択し、この選択したウインドウ内
の組合せ部を、前記組合せ回路の一部として、第２の組
合せ回路に合成すると共に、前記合成した第２の組合せ
回路の前段に、高電圧源を電圧源とするレベル変換回路
を配置することを特徴とする。

【００２６】請求項１３記載の発明は、前記請求項１２
記載の論理合成方法において、前記ウインドウの所定サ
イズは、前記信号伝搬遅延時間と前記設計上の遅延上限
値とに基いて算出されることを特徴とする。

【００２７】請求項１４記載の発明は、前記請求項１２
記載の論理合成方法において、第２の工程と第３の工程
との間に、第２の組合せ回路と他の第２の組合せ回路と
の間にレベル変換回路が有るか否かを判定し、レベル変
換回路が有る場合には、このレベル変換回路を削除する
工程を有することを特徴とする。

【００２８】請求項１５記載の発明は、前記請求項１又
は請求項２記載の論理合成方法において、第２の工程
は、第１の組合せ回路を第２の組合せ回路に再合成した
結果、新たに、何れかの第１の組合せ回路の出力が前記
合成された第２の組合せ回路に入力された形の混在が生
じたか否かを判断し、その混在が生じた場合にはその第
１の組合せ回路を第２の組合せ回路に再合成することを
繰返す工程を有することを特徴とする。

【００２９】請求項１６記載の発明は、前記請求項１記
載の論理合成方法において、複数のレジスタ及びその各
レジスタ間に位置する複数の組合せ回路を記述したレジ
スタトランスファーレベルの設計データを入力し、第１
の工程における論理セルの接続情報は、前記入力したレ
ジスタトランスファーレベルの設計データから生成され
ることを特徴とする。

【００３０】請求項１７記載の発明は、前記請求項１記
載の論理合成方法において、論理セルの接続情報を記載
したネットリストを入力し、第１の工程における論理セ
ルの接続情報は、前記入力したネットリストに記載され
た論理セルの接続情報から生成されることを特徴とす
る。

【００３１】請求項１８記載の発明は、前記請求項１記
載の論理合成方法において、論理セルの接続情報を表し
たスケマティックを入力し、第１の工程における論理セ
ルの接続情報は、前記入力したスケマティックに表され
た論理セルの接続情報から生成されることを特徴とす
る。

【００３２】請求項１９記載の発明は、前記請求項１
６、請求項１７又は請求項１８記載の論理合成方法にお
いて、入力されたレジスタトランスファレベル、入力さ
れたネットリスト、又は入力されたスケマティックに基
づく論理セルの接続情報を最適化し、前記最適化された
論理セルの接続情報を、第１の工程における論理セルの
接続情報として用いることを特徴とする。

【００３３】請求項２０記載の発明は、前記請求項１、
請求項２又は請求項３記載の論理合成方法において、第
３の工程の後、各レジスタのタイミングを検証する工程
を有することを特徴とする。

【００３４】請求項２１記載の発明の半導体集積回路
は、複数のレジスタ、及び前記各レジスタの間に各々１
個配置された組合せ回路を備えた半導体集積回路であっ
て、前記複数の組合せ回路のうち一部の組合せ回路は、
低電圧源を電圧源とする第１の組合せ回路より成り、前
記複数の組合せ回路のうち他の組合せ回路は、各々、そ
の内部の一部が、高電圧源を電圧源とする第２の組合せ
回路により成り、その内部の残部が前記第１の組合せ回
路より成り、前記複数のレジスタのうち、出力側に第２
の組合せ回路が位置するレジスタは、前記高電圧源を含
む電圧源を電圧源とするレジスタにより構成されること
を特徴とする。

【００３５】請求項２２記載の発明は、前記請求項２１
記載の半導体集積回路において、組合せ回路の内部の一
部は、その組合せ回路の前部であり、組合せ回路の内部
の残部は、その組合せ回路の後部であることを特徴とす
る。

【００３６】請求項２３記載の発明は、前記請求項２１
又は請求項２２記載の半導体集積回路において、前記複
数のレジスタのうち、入力側に第１の組合せ回路が位置
すると共に出力側に第２の組合せ回路が位置するレジス
タは、低電圧源を電圧源とするデータ一時記憶部と、高
電圧源を電圧源として前記データ一時記憶部の低電圧の
出力信号を高電圧の出力信号にレベル変換するレベル変
換回路とを有するレジスタにより構成されることを特徴
とする。

【００３７】請求項２４記載の発明は、前記請求項２１
又は請求項２２記載の半導体集積回路において、出力側
に第２の組合せ回路が位置するレジスタのうち、半導体
集積回路の最前段に位置するレジスタは、高電圧源を電
圧源とするデータ一時記憶部を有し且つレベル変換回路
を有しないレジスタにより構成されることを特徴とす
る。

【００３８】請求項２５記載の発明は、前記に請求項２
１又は請求項２２記載の半導体集積回路おいて、複数の
レジスタのうち、入力側及び出力側に各々第１の組合せ
回路が位置するレジスタ、及び入力側に第２の組合せ回
路が位置すると共に出力側に第１の組合せ回路が位置す
るレジスタは、各々、低電圧源を電圧源としレベル変換
回路を有しないレジスタにより構成され、前記複数のレ
ジスタのうち、入力側及び出力側に各々第２の組合せ回
路が位置するレジスタは、低電圧源を電圧源とするデー
タ一時記憶部と、高電圧源を電圧源として前記データ一
時記憶部の低電圧の出力信号を高電圧の出力信号にレベ
ル変換するレベル変換回路とを有するレジスタにより構
成されることを特徴とする。

【００３９】請求項２６記載の発明は、前記請求項２１
記載の半導体集積回路において、組合せ回路の一部は、
その組合せ回路の最後部であり、組合せ回路の残部は、
その組合せ回路の前記最後部を除く部分であり、前記最
後部の前段には、高電圧源を電圧源とするレベル変換回
路が配置されることを特徴とする。

【００４０】請求項２７記載の発明は、前記請求項２
１、請求項２２又は請求項２６記載の半導体集積回路に
おいて、低電圧源を電圧源とし且つ各レジスタにクロッ
クを供給するクロック供給手段を有することを特徴とす
る。

【００４１】請求項２８記載の発明は、前記請求項２
１、請求項２２又は請求項２６記載の半導体集積回路に
おいて、レベル変換回路を有するレジスタはフリップフ
ロップ回路より成り、前記フリップフロップ回路は、低
電圧源を電圧源とし直列接続されたマスターラッチ及び
スレーブラッチと、高電圧源を電圧源とする出力バッフ
ァーと、前記スレーブラッチと前記出力バッファとの間
に介在され前記スレーブラッチから入力した低電圧の信
号を高電圧の信号にレベル変換して前記出力バッファに
出力するレベル変換回路とを有することを特徴とする。

【００４２】請求項２９記載の発明は、前記請求項２５
記載の半導体集積回路において、レベル変換回路を有し
ないレジスタはフリップフロップ回路より成り、前記フ
リップフロップ回路は、低電圧源を電圧源とし直列接続
されたマスターラッチ及びスレーブラッチと、低電圧源
を電圧源とし前記スレーブラッチからの出力信号を入力
する出力バッファーとを有することを特徴とする。

【００４３】請求項３０記載の発明は、前記請求項２
１、請求項２２又は請求項２６記載の半導体集積回路に
おいて、レベル変換回路を有するレジスタはラッチ回路
より成り、前記ラッチ回路は、低電圧源を電圧源とする
ラッチ部と、高電圧源を電圧源とする出力バッファー
と、前記ラッチ部と前記出力バッファとの間に介在され
前記ラッチ部から入力した低電圧の信号を高電圧にレベ
ル変換して前記出力バッファに出力するレベル変換回路
とを有することを特徴とする。

【００４４】請求項３１記載の発明は、前記請求項２５
記載の半導体集積回路において、レベル変換回路を有し
ないレジスタはラッチ回路より成り、前記ラッチ回路
は、低電圧源を電圧源とするラッチ部と、低電圧源を電
圧源とし前記ラッチ部からの出力信号を入力する出力バ
ッファーとを有することを特徴とする。

【００４５】請求項３２記載の発明は、前記請求項２
１、請求項２２又は請求項２６記載の半導体集積回路に
おいて、レベル変換回路は、２個のＰＭＯＳ型トランジ
スタと、２個のＮＭＯＳ型トランジスタとにより構成さ
れ、一方のＰＭＯＳ型トランジスターのゲートは他方の
ＰＭＯＳ型トランジスターのドレインに接続され、前記
一方のＰＭＯＳ型トランジスターのドレインは前記他方
のＰＭＯＳ型トランジスターのゲートに接続され、前記
２個のＰＭＯＳ型トランジスターのソースは高電圧源に
接続され、前記２個のＮＭＯＳ型トランジスターは、そ
の両ゲートに、相補の信号を出力するスレーブラッチの
前記相補の信号が入力され、その各ドレインが前記２個
のＰＭＯＳ型トランジスターの各ドレインに接続され、
前記２個のＮＭＯＳ型トランジスターの各ソースが接地
され、前記２個のＮＭＯＳ型トランジスターの各ドレイ
ンの電位を信号として出力することを特徴とする。

【００４６】請求項３３記載の発明は、前記請求項２
１、請求項２２又は請求項２６記載の半導体集積回路に
おいて、レベル変換回路は、２個のＰＭＯＳ型トランジ
スタと、２個のＣＭＯＳ型インバータとを備え、前記各
ＣＭＯＳ型インバータは、直列接続された１個のＰＭＯ
Ｓ型トランジスタ及び１個のＮＭＯＳ型トランジスタよ
り成ると共に、前記ＰＭＯＳ型及びＮＭＯＳ型の両トラ
ンジスターの両ゲートを入力端子とし、前記ＰＭＯＳ型
及びＮＭＯＳ型の両トランジスターの直列接続部を出力
端子とするものであり、前記２個のＣＭＯＳ型インバー
タの入力端子には、相補の信号を出力するスレーブラッ
チの前記相補の信号が入力され、前記２個のＰＭＯＳ型
トランジスタは、その両ドレインが前記両ＣＭＯＳ型イ
ンバータのＰＭＯＳ型トランジスタのソースに各々接続
され、その各ソースは高電圧源に接続され、前記２個の
ＣＭＯＳ型インバータのＮＭＯＳ型トランジスタのソー
スは接地され、前記各ＣＭＯＳ型インバータの出力端子
は、直列接続されない側のＰＭＯＳ型トランジスタのゲ
ートに各々接続され、前記２個のＣＭＯＳ型インバータ
の各出力端子の電位を信号として出力することを特徴と
する。

【００４７】請求項３４記載の発明は、前記請求項２
１、請求項２２又は請求項２６記載の半導体集積回路に
おいて、低電圧源及び高電圧源は各々外部から入力され
ることを特徴とする。

【００４８】請求項３５記載の発明は、前記請求項２
１、請求項２２又は請求項２６記載の半導体集積回路に
おいて、入出力パッドの配置領域と、内部コア部とを有
し、前記内部コア部に、複数のレジスタと複数の組合せ
回路とが配置されると共にメモリのセル部が配置される
ことを特徴とする。

【００４９】請求項３６記載の発明の演算回路は、一列
に配置された所定個の演算素子を一段として、この一列
の演算素子が複数段配置され、最前段の演算素子は外部
から信号を受け、前記最前段の演算素子を除く各段の演
算素子は、前段に位置する演算素子からの出力を受け、
最後段の演算素子は演算結果を外部出力する演算回路に
おいて、前記最後段の演算素子は高電圧源を電圧源と
し、前記最後段の演算素子を除く演算素子は低電圧源を
電圧源とし、前記最後段の演算素子とその前段の演算素
子との間には、前記高電圧源を電圧源とし且つ前記最後
段の演算素子の前段に位置する演算素子からの低電圧の
出力信号を前記高電圧源の高電圧を持つ出力信号にレベ
ル変換するレベル変換回路が配置されることを特徴とす
る。

【００５０】請求項３７記載の発明は、前記請求項３６
記載の演算回路において、演算回路は、複数個の加算素
子を有する加算器であることを特徴とする。

【００５１】請求項３８記載の発明は、前記請求項３６
記載の演算回路において、演算回路は、複数個の論理積
回路と複数個のアダーとがアレイ状に配置され、最下段
に多ビットのアダーが配置されたキャリーセーブ方式の
並列乗算器であることを特徴とする。

【００５２】請求項３９記載の発明の論理合成方法は、
複数のレジスタ及び、前記複数のレジスタの間に各々１
個配置された組合せ回路を備えた半導体集積回路を、論
理セルの接続情報に基いて合成する論理合成方法であっ
て、前記何れかの組合せ回路の信号伝搬遅延時間が設計
上の遅延上限値以下の場合には、この組合せ回路を、低
電圧源を電圧源とする第１の組合せ回路に合成し、前記
何れかの組合せ回路の信号伝搬遅延時間が設計上の遅延
上限値を越える場合には、この組合せ回路を、高電圧源
を電圧源とする第２の組合せ回路に合成する第１の工程
と、前記レジスタを、低電圧源を電圧源とするレジスタ
に合成する第２の工程とを有することを特徴とする。

【００５３】請求項４０記載の発明は、前記請求項３９
記載の論理合成方法において、前記高電圧源の電圧と前
記低電圧源の電圧との電位差は、前記組合せ回路及びレ
ジスタを構成するトランジスタのしきい値電圧以下の値
に設定されることを特徴とする。

【００５４】請求項４１記載の発明は、前記請求項３９
又は請求項４０記載の論理合成方法において、第１の工
程は、最初に、全ての組合せ回路を第１の組合せ回路を
用いて合成すると共に全てのレジスタを前記低電圧源を
電圧源とするレジスタを用いて合成し、次いで、前記合
成した第１の組合せ回路の信号伝搬遅延時間が設計上の
遅延上限値を越えるか否かを判定し、設計上の遅延上限
値を越える第１の組合せ回路が有る場合には、その全て
の第１の組合せ回路を第２の組合せ回路に再合成するこ
とを特徴とする。

【００５５】請求項４２記載の発明は、前記請求項３９
又は請求項４０記載の論理合成方法において、第１の工
程は、最初に、第１の組合せ回路及び低電圧源により駆
動されるレジスタを用いて、前記低電圧源により駆動さ
れるレジスタ及び前記第１の組合せ回路を合せた信号伝
搬遅延時間を見積り、次いで、前記見積り結果が設計上
の遅延上限値を越えるか否かを判定し、設計上の遅延上
限値以下となる第１の組合せ回路が有る場合には、その
第１の組合せ回路を第１の組合せ回路に合成し、前記見
積り結果が設計上の遅延上限値を越える第１の組合せ回
路が有る場合には、その第１の組合せ回路を第２の組合
せ回路に合成することを特徴とする。

【００５６】請求項４３記載の発明の論理合成方法は、
複数のレジスタ及び、前記複数のレジスタの間に各々１
個配置された組合せ回路を備えた半導体集積回路を、論
理セルの接続情報に基いて合成する論理合成方法であっ
て、前記何れかの組合せ回路の信号伝搬遅延時間が設計
上の遅延上限値以下の場合には、この組合せ回路を、低
電圧源を電圧源とする第１の組合せ回路に合成し、前記
何れかの組合せ回路の信号伝搬遅延時間が設計上の遅延
上限値を越える場合には、この組合せ回路の一部を、高
電圧源を電圧源とする第２の組合せ回路に合成し、その
組合せ回路の残部を、低電圧源を電圧源とする第２の組
合せ回路に合成する第１の工程と、前記レジスタを、低
電圧源を電圧源とするレジスタに合成する第２の工程と
を有することを特徴とする。

【００５７】請求項４４記載の発明は、前記請求項４３
記載の論理合成方法において、第１の工程において、信
号伝搬遅延時間が設計上の遅延上限値を越える組合せ回
路の中に、検索範囲としての所定サイズのウインドウを
複数個設定し、前記複数個のウインドウのうち、その各
ウインドウ内にある組合せ部の合計面積が最小又は遅延
が最小であるウインドウを選択し、この選択したウイン
ドウ内の組合せ部を、前記組合せ回路の一部として、第
２の組合せ回路に合成することを特徴とする。

【００５８】請求項４５記載の発明は、前記請求項４４
記載の論理合成方法において、前記ウインドウの所定サ
イズは、前記信号伝搬遅延時間と前記設計上の遅延上限
値とに基いて算出されることを特徴とする。

【００５９】請求項４６記載の発明の半導体集積回路
は、複数のレジスタ、及び前記各レジスタの間に各々１
個配置された組合せ回路を備えた半導体集積回路であっ
て、前記複数の組合せ回路のうち、一部の組合せ回路
は、低電圧源を電圧源とする第１の組合せ回路より成
り、他の組合せ回路は、高電圧源を電圧源とする第２の
組合せ回路より成り、前記複数のレジスタは、前記低電
圧源を電圧源とするレジスタにより構成され、前記複数
のレジスタは、データ一時記憶部を有し且つレベル変換
回路を有しないことを特徴とする。

【００６０】請求項４７記載の発明は、前記請求項４６
記載の半導体集積回路において、他の組合せ回路は、そ
の内部の一部が、高電圧源を電圧源とする第２の組合せ
回路より成り、その内部の残部が、低電圧源を電圧源と
する第２の組合せ回路より成ることを特徴とする。

【００６１】請求項４８記載の発明は、前記請求項４６
又は請求項４７記載の半導体集積回路において、低電圧
源を電圧源とし且つ各レジスタにクロックを供給するク
ロック供給手段を有することを特徴とする。

【００６２】請求項４９記載の発明は、前記請求項４６
又は請求項４７記載の半導体集積回路において、各レジ
スタはフリップフロップ回路より成り、前記フリップフ
ロップ回路は、低電圧源を電圧源とし且つ直列接続され
たマスターラッチ及びスレーブラッチを有することを特
徴とする。

【００６３】請求項５０記載の発明は、前記請求項４６
又は請求項４７記載の半導体集積回路において、各レジ
スタはラッチ回路より成り、前記ラッチ回路は、低電圧
源を電圧源とするラッチ部を有することを特徴とする。

【００６４】以上の構成により、請求項１ないし請求項
３５記載の論理合成方法及び半導体集積回路は次の作用
を奏する。即ち、半導体集積回路は、多数のレジスタ
と、その複数のレジスタ間に各々１個の組合せ回路が位
置する構成より成り、その複数の組合せ回路のうち一部
の組合せ回路がクリティカルパスを持つ。そのクリティ
カルパスを持つ組合せ回路の前段に位置するレジスタ、
即ちこの組合せ回路にデータを伝達するレジスタにレベ
ル変換回路を配置し、前記クリティカルパスを持つ組合
せ回路の一部のみを高電圧源で駆動し、残部は低電圧源
で駆動する。他のクリティカルパスを持たない組合せ回
路は低電圧源で駆動する。

【００６５】ここに、クリティカルパスを持つ組合せ回
路の一部が高電源で駆動されるので、そのクリティカル
パスの時間遅延を設計上許容される遅延上限値未満に抑
えることができる。また、クリティカルパスを持つ組合
せ回路の前段に位置するレジスタに１個のレベル変換回
路を配置するので、クリティカルパスのみを高電圧源で
駆動する場合に比して、必要とするレベル変換回路の数
を少なく低減でき、従って半導体集積回路の設計が極め
て容易になる。しかも、クリティカルパスを持つ組合せ
回路の数は組合せ回路の全体から見て極めて少なく、そ
の極めて少ない数の組合せ回路の一部のみを高電圧源で
駆動するので、消費電力の増大は少なく抑制される。一
方、前記クリティカルパスを持つ組合せ回路の残部、及
びクリティカルパスを持たない多くの組合せ回路は低電
源で駆動されるので、消費電力が顕著に低減される。そ
の結果、半導体集積回路全体では、低消費電力化が顕著
に図られる。

【００６６】特に、請求項４記載の論理合成方法では、
１つの組合せ回路の中で、信号の入力側から順に１個づ
つ組合せ部を第２の組合せ回路に合成して行くので、１
つの組合せ回路の一部と残部との境，即ち、１つの組合
せ回路の中で第１の組合せ回路に合成すべき領域と第２
の組合せ回路に合成すべき領域との境界を正確に見い出
すことができるので、高電圧源を電圧源とする第２の組
合せ回路の個数を最小限に制限して、より一層に低消費
電力となる。

【００６７】また、請求項５記載の論理合成方法では、
１つの組合せ回路の一部と残部との境界を２分探索法に
よって簡易に探索されるので、論理合成の高速化を図る
ことができる。

【００６８】更に、請求項７記載の論理合成方法では、
１つの組合せ回路の一部と残部との境界を、信号伝搬遅
延時間の見積り結果と設計上の遅延上限値との比率に基
いて一層簡易に検索されるので、論理合成の一層の高速
化を図ることができる。

【００６９】加えて、請求項８及び請求項９記載の論理
合成方法では、１つの組合せ回路の中で特定の組合せ部
を第２の組合せ回路に合成すれば、必要とする第２の組
合せ回路の個数を少くできることが予め判っている場合
には、このような特定の組合せ部を指定できるので、必
要とする第２の組合せ回路の個数及び必要とするレベル
変換回路の個数を少くできる。

【００７０】加えて、請求項１２記載の論理合成方法で
は、１つの組合せ回路の中で第２の組合せ回路に合成す
べき一部をウインドウを用いて検索し、組合せ部の合計
面積（個数）が最小又は遅延が最小の部分を前記第２の
組合せ回路に合成すべき一部に設定して、この部分を第
２の組合せ回路に合成するので、より一層の低消費電力
化又は処理速度の向上が可能である。

【００７１】また、請求項３９ないし請求項５０記載の
論理合成方法及び半導体集積回路では、レベル変換回路
が不要であるので、前記請求項１ないし請求項３５記載
の発明に比し、より一層簡易な論理合成方法を提供でき
ると共に、より一層簡易な構成の半導体集積回路を提供
できる。

【００７２】更に、請求項３６ないし請求項３８記載の
演算回路は、多入力- 少出力型の演算回路であって、最
後部の演算素子のみが高電圧源で駆動されるので、入力
側に近い部分に位置する複数の演算素子を高電圧源で駆
動する場合に比して、低消費電力である。しかも、レベ
ル変換回路は、前記最後部の演算素子の前段に配置する
のみであるので、入力側に近い部分に位置する複数の演
算素子の前段に各々レベル変換回路を配置する場合に比
して、レベル変換回路の個数が少くて済む。

【００７３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。

【００７４】図１は本発明の半導体集積回路を備えた画
像処理装置Ａの全体構成を示す。同図において、１０は
外部からの信号をアナログ／デジタル変換するＡ／Ｄ変
換器、１１は汎用のＤＲＡＭ、１２は本発明の半導体集
積回路であり前記ＤＲＡＭ１１からデータを取出し又は
データを記憶させつつ画像処理を行う第１の半導体集積
回路、１３は前記第１の半導体集積回路１２を制御する
汎用の制御用マイクロコンピュータ、１４は前記第１の
半導体集積回路１２から信号を受けて更に画像処理を行
う第２の半導体集積回路である。

【００７５】また、１５は外部に配置された例えば３Ｖ
の高電圧源、１６は同様に外部配置された例えば２Ｖの
低電圧源である。同図の画像処理装置Ａは、前記高電圧
源１５に接続された高電圧配線１７と、前記低電圧源１
６に接続された低電圧配線１８とを有する。画像処理装
置Ａの低消費電力化を図るために低電圧源１６は画像処
理用の第１及び第２の半導体集積回路１２、１４の電圧
源として使用され、低電圧配線１８の低電圧が第１及び
第２の半導体集積回路１２、１４のみに供給される。一
方、高電圧配線１７の高電圧は他の汎用の回路１０、１
１、１３に供給される。各回路１０〜１４間のインター
フェイス電圧を高電圧にする必要から、高電圧配線１７
の高電圧は画像処理用の２個の半導体集積回路１２、１
４にも供給される。

【００７６】前記低電圧源１６は高電圧配線１７の電圧
を内部トランジスターでその閾値電圧分だけ降圧した内
部低電圧源としてもよい。その構成は例えば特開平４−
９６３６９号公報に記載されるので、その詳細は省略す
る。この場合、外部に配置した低電圧源１６は不要であ
る。

【００７７】前記画像処理用の第１の半導体集積回路１
２の内部構成を図２に示す。同図において、２０はチッ
プ、２１…は前記チップ２０の外周に複数配置された入
力／出力パッド、２２は前記複数の入力／出力パッド２
１…の配置領域を除いた内部コア部であって、前記内部
コア部２２には５個の機能ブロックＡ〜Ｅが設けられて
いる。前記機能ブロックＡ〜Ｄは各々異なる演算処理を
行う演算処理回路であり、機能ブロックＥは例えばROM
，RAM 等の小容量のメモリセル部である。

【００７８】本発明は、前記画像処理用の第１の半導体
集積回路１２において、前記内部コア部２２内の前記メ
モリセル部より成る機能ブロックＥ以外の機能ブロック
Ａ〜Ｄに対して適用される。

【００７９】図３は、前記第１の半導体集積回路１２の
任意の１つの機能ブロック（例えばＡ）の論理回路図を
示す。

【００８０】同図の機能ブロック（半導体集積回路の一
部）は、前記図２９のＲＴＬ記述から論理合成した論理
回路を示す。同図において、２、４，６及び８は、各々
前記図２９のＲＴＬ記述のレジスタｒ１、ｒ２、ｒ３、
ｒ４を構成するフリップフロップ回路である。この各レ
ジスタｒ１〜ｒ４は、コンピュータのパイプライン処理
回路の一部を構成するレジスタ等、種々のレジスタに適
用される。また、１、３、５及び７は各々前記図２９の
ＲＴＬ記述の組合せ回路ｆｕｎｃ１、ｆｕｎｃ２、ｆｕ
ｎｃ３及びｆｕｎｃ４を構成し各レジスタｒ１〜ｒ４の
間又は前段に位置する組合せ回路である。図３では、説
明を簡単にするため、各組合せ回路の出力は次段のフリ
ップフロップ回路のみに入力されるが、他の組合せ回路
に信号を転送する場合もある。

【００８１】前記フリップフロップ回路２、６及び８は
前記２Ｖの低電圧源１６を電圧源とする２Ｖ系であり、
残るフリップフロップ回路４は、２Ｖの低電圧源１６及
び３Ｖの高電圧源１５の両電源を電圧源とする２Ｖ／３
Ｖ系である。前記２Ｖ／３Ｖ系のフリップフロップ回路
４は後述するようにレベル変換回路を有し、２Ｖ系のフ
リップフロップ回路２、６及び８はレベル変換回路を有
しない。更に、前記組合せ回路１、３及び７は、２Ｖの
低電圧源１６を電圧源とする２Ｖ系の組合せ回路（第１
の組合せ回路）より成り、残る組合せ回路５は、高速動
作の要求から、その前部が３Ｖの高電圧電源１５を電圧
源とする３Ｖ系の組合せ回路（第２の組合せ回路）より
成り、その後部が２Ｖの低電圧源１６を電圧源とする２
Ｖ系の組合せ回路（第１の組合せ回路）より成る。

【００８２】加えて、９は２Ｖの低電圧源１６を電圧源
とする２Ｖ系のクロックバッファ（クロック供給手段）
であって、前記４個のフリップフロップ回路２、４、
６、８にクロックを供給する。

【００８３】前記２Ｖ系のレベル変換回路を有しないフ
リップフロップ回路２、６、８の構成は図４に示され
る。同図において、３０は１つの外部信号Ｄを受けるマ
スタラッチ、３１は前記マスタラッチ３０の出力側に直
列接続され且つ相補の２つの信号を出力するスレーブラ
ッチであって、この直列接続されたマスタラッチ３０及
びスレーブラッチ３１によりデータ一時記憶部３６を構
成する。前記各ラッチ３０、３１は各々インバータ３４
ａ、３４ｂを内蔵する。３２は前記スレーブラッチ３１
の出力側に接続された出力バッファ、３３は外部から入
力されるクロックCLK から相補の内部クロックCK，NCK
を生成する内部クロック生成回路（クロック供給手段）
であって、これ等の回路３０〜３３は２Ｖの低電圧源１
６を電圧源とする２Ｖ系である。

【００８４】前記２Ｖ／３Ｖ系のレベル変換回路を有す
るフリップフロップ回路４の構成は図５に示される。同
図のフリップフロップ回路４は、前記図４に示した２Ｖ
系のフリップフロップ回路２と同一構成の直列接続され
たマスタラッチ３０及びスレーブラッチ３１と、内部ク
ロック生成回路３３とを備えると共に、３Ｖの高電圧源
１５を電圧源とする出力バッファー３４と、前記スレー
ブラッチ３１と前記出力バッファ３４の間に介在された
レベル変換回路３５とを備える。前記レベル変換回路３
５は、２Ｖ／３Ｖ系であって、２Ｖ系のスレーブラッチ
３１の相補の信号間の電位差は低電圧（２Ｖ）である
が、この低電圧信号を入力し、この低電圧信号を、その
相補の信号間の電位差が高電圧（３Ｖ）である高電圧信
号にレベル変換して出力する機能を有する。

【００８５】前記レベル変換回路３５の具体的構成を図
６（ａ）及び（ｂ）に示す。同図（ａ）のレベル変換回
路３５において、４０及び４１はＰＭＯＳ型トランジス
タ、４２及び４３はＮＭＯＳ型トランジスタであって、
一方のＰＭＯＳ型トランジスタ４０と一方のＮＭＯＳ型
トランジスタ４２とは直列接続され、また他方のＰＭＯ
Ｓ型トランジスタ４１と他方のＮＭＯＳ型トランジスタ
４３とは直列接続され、この双方の直列回路は各々３Ｖ
の高電圧源１５と接地との間に配置される。前記一方の
ＰＭＯＳ型トランジスタ４０のゲートは、直列接続され
ない側のＮＭＯＳ型トランジスタ４３のドレインに、他
方のＰＭＯＳ型トランジスタ４１のゲートはＮＭＯＳ型
トランジスタ４２のドレインに接続される。相補の出力
は各ＮＭＯＳ型トランジスタ４２、４３のドレインから
取り出される。

【００８６】前記の構成により、ＰＭＯＳ型トランジス
タ４０とＮＭＯＳ型トランジスタ４２、ＰＭＯＳ型トラ
ンジスタ４１とＮＭＯＳ型トランジスタ４３は、各々イ
ンバータの機能を奏する。即ち、図５のスレーブラッチ
３１の相補の出力により一方のＮＭＯＳ型トランジスタ
４３のゲートに２Ｖの低電圧が供給されると共に他方の
ＮＭＯＳ型トランジスタ４２のゲートに０Ｖが供給され
ると、前記一方のＮＭＯＳ型トランジスタ４３がＯＮす
ると共に前記他方のＮＭＯＳ型トランジスタ４２がＯＦ
Ｆし、これに伴い一方のＰＭＯＳ型トランジスタ４０が
ＯＮすると共に他方のＰＭＯＳ型トランジスタ４１がＯ
ＦＦするので、一方のＮＭＯＳ型トランジスタ４２のド
レインが３Ｖの高電圧源１５に接続されると共に他方の
ＮＭＯＳ型トランジスタ４３のドレインが接地されて、
３Ｖの高電位差の相補の出力が得られる。

【００８７】図６（ａ）の構成では、３Ｖの高電圧源１
５から２Ｖの低電圧源１６への貫通電流、及び３Ｖの高
電圧源１５から０Ｖ（接地）への貫通電流を流すことな
く、図５のスレーブラッチ３１の相補の出力を２Ｖの低
電圧から３Ｖの高電圧にレベル変換することができる。

【００８８】図６（ｂ）は前記とは異なる他の具体的構
成のレベル変換回路３５´を示す。同図のレベル変換回
路３５´は、前記図６（ａ）のレベル変換回路３５の２
個のＮＭＯＳ型トランジスター４２、４３に代えて、２
個のＣＭＯＳ型インバータ４５、４６を配置したもので
ある。この両ＣＭＯＳ型インバータ４５、４６は、各
々、１個のＰＭＯＳ型トランジスター４７、４９と１個
のＮＭＯＳ型トランジスター４８、５０とを直列接続し
て成る。両ＣＭＯＳ型インバータ４５、４６の入力端
子、即ち直列接続されたＰＭＯＳ型及びＮＭＯＳ型の両
トランジスター47,48 ，49,50 の両ゲートには、図５の
スレーブラッチ３１の相補の出力信号が入力される。一
方のＣＭＯＳ型インバータ４５の出力端子、即ちＰＭＯ
Ｓ型トランジスター４７とＮＭＯＳ型トランジスター４
８との接続部は、ＣＭＯＳ型インバータ４５と直列接続
されないＰＭＯＳ型トランジスタ４１のゲートに、他方
のＣＭＯＳ型インバータ４６の出力端子は、ＣＭＯＳ型
インバータ４６と直列接続されないＰＭＯＳ型トランジ
スタ４０のゲートに各々接続される。両ＣＭＯＳ型イン
バータ４５、４６の出力がレベル変換回路３５´の相補
の出力である。

【００８９】以上の構成により、３Ｖの高電圧源１５か
ら２Ｖの低電圧源１６への貫通電流及び３Ｖの高電圧源
１５から接地への貫通電流を流すことなく、図５のスレ
ーブラッチ３１の相補の出力を２Ｖの低電圧から３Ｖの
高電圧にレベル変換することができる。更に、ＣＭＯＳ
型インバータ４５、４６を構成するＰＭＯＳ型トランジ
スタは、過渡状態での３Ｖの高電圧源１５から接地への
貫通電流を抑制する。

【００９０】図３の半導体集積回路は、以上の説明から
判るように、入力及び出力共に２Ｖ系の組合せ回路１、
３を持つフリップフロップ回路２は、低電圧の２Ｖ系で
構成され、入力に２Ｖ系の組合せ回路３を持ち且つ出力
に３Ｖ／２Ｖ系の組合せ回路５を持つフリップフロップ
回路４は、低電圧／高電圧系（２Ｖ／３Ｖ系）で構成さ
れ、また入力に３Ｖ／２Ｖ系の組合せ回路５を持ち且つ
出力に２Ｖ系の組合せ回路７を持つフリップフロップ回
路６は、低電圧の２Ｖ系で構成されている。

【００９１】以上の説明では、レジスタｒ１、ｒ２、ｒ
３、ｒ４をフリップフロップ回路により構成したが、こ
のフリップフロップ回路に代えて、ラッチ回路により構
成してもよい。

【００９２】前記ラッチ回路の具体的構成を図７及び図
８に示す。図７は低電圧の２Ｖ系のラッチ回路５１を示
す。図７のラッチ回路５１は、１つの信号Ｄを入力し且
つラッチして相補の出力を得るラッチ部（データ一時記
憶部）５２と、前記ラッチ部５２の出力側に接続された
出力バッファ５３と、外部クロックＧから内部クロック
ＮＧを生成しこの内部クロックＮＧを前記ラッチ部５２
に出力する内部クロック生成回路５４とを備えるととも
に、外部クロックＧも前記ラッチ部５２に与えられる。
以上の回路５２〜５４は２Ｖの低電圧源１６を電圧源と
する２Ｖ系である。

【００９３】図８は低電圧／高電圧系（２Ｖ／３Ｖ系）
のラッチ回路５１´を示す。図８のラッチ回路５１´
は、前記低電圧の２Ｖ系のラッチ回路の構成と同様に２
Ｖの低電圧源１６を電圧源とするラッチ部５２及び内部
クロック生成回路５４と、３Ｖの高電圧源１５を電圧源
とする出力バッファ５５と、前記ラッチ部５２と前記出
力バッファ５５との間に介在され入力信号を低電圧（２
Ｖ）から高電圧（３Ｖ）にレベル変換するレベル変換回
路５６を備える。このレベル変換回路５６の具体的構成
は前記図６（ａ）又は（ｂ）に示す具体的構成と同一で
ある。

【００９４】次に、前記図３に示した半導体集積回路を
論理セルの接続情報に基いて論理合成する論理合成方法
のアルゴリズムを図９の論理合成装置及び図１３のフロ
ーチャートを参照して説明する。

【００９５】図９は、論理合成装置６０の全体概略構成
を示す。同図において、６１は読込み部、６２は翻訳
部、６３は最適化処理部、６４はセル割付け部、６５は
タイミング検証部、６６は回路図生成部、６７は出力部
である。

【００９６】前記読込み部６１は、前記図２９若しくは
図１０に示すＲＴＬ記述（ハードウェア記述言語）、前
記ＲＴＬ記述に基いてレジスタ間の信号伝送関係を論理
セルの接続情報レベルで明確に規定した図１１に示すネ
ットリスト、又は前記ネットリストを図式化した図１２
に示すスケマティックを入力する。

【００９７】前記翻訳部６２は、読込み部６１から読み
込んだＲＴＬ記述を状態遷移図、ブール代数表記、タイ
ミング図、並びにメモリのタイプ、ビット数及びワード
数等のメモリの仕様に変換する。

【００９８】前記最適化処理部６３は、得られた状態遷
移図を最適化する状態遷移図最適化処理部６３ａと、最
適化された状態遷移図に対応する回路（ステートマシ
ン）を生成するステートマシン生成部６３ｂと、得られ
たタイミング図をコンパイルするタイミング図のコンパ
イラ６３ｃと、得られたメモリの仕様に基いてメモリを
合成するメモリの合成部６３ｄと、前記コンパイルされ
たタイミング図及び合成されたメモリに基いてインター
フェイス部を合成するインターフェイス部の合成部６３
ｅとを有する。また、最適化処理部６３は、読込み部６
１への入力がＲＴＬ記述の場合には、前記得られたステ
ートマシン、得られたブール代数表記及び合成されたイ
ンターフェイス部に基いて論理を最適化して、最適化さ
れた論理セルの接続情報を生成する一方、読込み部６１
への入力がネットリスト又はスケマティックの場合に
は、この入力されたネットリスト又はスケマティックの
論理を最適化して、最適化された論理の接続情報を生成
する論理最適化部６３ｆを有する。

【００９９】また、前記出力部６７は、前記図３の論理
回路を示すネットリスト又はこのネットリストを図式化
した論理回路図（スケマティック）を外部出力する。

【０１００】本発明は、前記図９に示したセル割付け部
６４に存在する。次に、このセル割付け部６４によるセ
ルの割付け（セルマッピング）処理、即ち前記論理最適
化部６３ｆにより得られたセルの接続情報に基いて図３
に示す半導体集積回路を論理合成するアルゴリズムを図
１３のフローチャートに基いて説明する。尚、図１３で
は本発明の特徴部分を主体に描いている。

【０１０１】同図において、スタートして、ステップＳ
１でＨＤＬ（ハードウェア記述言語を用いた機能設計を
行った後、ステップＳ２で前記ＨＤＬ記述を入力し、こ
の入力したＨＤＬ記述に基いて図１４のテーブルに示す
論理セルライブラリの中から高電圧（３Ｖ）の論理セル
ライブラリ（以下、ｌｉｂと記す）を選択し、この３Ｖ
ｌｉｂにより組合せ回路をマッピングする。

【０１０２】次いで、ステップＳ３で、前記マッピング
した組合せ回路の最大遅延時間を算出した後、この最大
遅延時間が設計上の遅延上限値を越えるか否かを判断
し、遅延上限値を越える場合には、ステップＳ４で前記
入力したＨＤＬ記述を修正し又は機能設計をやり直して
新たなＨＤＬ記述を作成する。例えば、図１５に示す一
部回路において、２個のレジスタｒ１、ｒ２の間に組合
せ回路ｆが位置し、その組合せ回路ｆの機能が機能Ａと
機能Ｂより成る場合に、この組合せ回路ｆの最大遅延時
間が遅延上限値を越えるときには、図１６に示すよう
に、前記組合せ回路ｆを２つの組合せ回路ｆ１、ｆ２に
分割し、その組合せ回路ｆ１に機能Ａを、組合せ回路ｆ
２に機能Ｂを持たせると共に、この両組合せ回路ｆ１、
ｆ２の間に別途１個のレジスタを配置して、合計３個の
レジスタｒ１〜ｒ３を設ける構成とするように、ＨＤＬ
記述を図１７に示す機能記述から図１８に示す機能記述
に修正する。

【０１０３】その後、ステップＳ５〜Ｓ９（第１の工
程）において、各組合せ回路の信号伝搬遅延時間が設計
上の遅延上限値以下の組合せ回路は、２Ｖの低電圧源１
６を電圧源とする第１の組合せ回路に合成し、その逆に
信号伝搬遅延時間が設計上の遅延上限値を越える組合せ
回路は、その前部を３Ｖの高電圧源１５を電圧源とする
第２の組合せ回路に合成すると共に、その後部を２Ｖの
高電圧源１６を電圧源とする第２の組合せ回路に合成す
る。

【０１０４】前記第１の工程は、本実施の形態では次の
ように行う。即ち、最初に、ステップＳ５で全ての組合
せ回路を低電圧（２Ｖ）系の組合せ回路（第１の組合せ
回路）により合成し、その後、ステップＳ６で前記合成
した各組合せ回路の信号伝搬遅延時間を各信号伝搬経路
毎に算出する。そして、その算出した遅延時間が設計上
の上限値を越えるか否かを判断し、上限値を越える場合
には、ステップＳ８で遅延時間が設計上の上限値を越え
る全ての組合せ回路を抽出した後、その抽出した各組合
せ回路についてステップＳ８、Ｓ９の合成動作を行う。
即ち、前記抽出した組合せ回路が各々複数（ｍ個）の組
合せ部から成るものとして、ステップＳ８でｎ番目（最
初はｎ＝１）の組合せ部を高電圧（３Ｖ）系の組合せ回
路（第２の組合せ回路）により再合成した後、ステップ
Ｓ９でその再合成後の組合せ回路の最大遅延時間を設計
上の上限値と比較し、上限値を越える場合には、信号伝
搬方向に向って次に位置する組合せ部（ｎ＝２番目の組
合せ部）を高電圧（３Ｖ）系の組合せ回路（第２の組合
せ回路）により再合成する。以上の動作を、再合成後の
組合せ回路の最大遅延時間が設計上の上限値以下になる
まで繰返す。

【０１０５】続いて、ステップＳ１０〜Ｓ１２（第２の
工程）では次の処理を行う。即ち、ステップＳ１０にお
いて、低電圧系（２Ｖ系）の組合せ回路の出力が高電圧
系（３Ｖ系）の組合せ回路の入力となる形で２Ｖ系の組
合せ回路と３Ｖ系の組合せ回路とが混在するか否かを調
べ、前記の形の混在が存在する場合は、ステップＳ１１
で前記混在する形での２Ｖ系の組合せ回路を全て抽出し
た後、ステップＳ１２で前記抽出した２Ｖ系の組合せ回
路（第１の組合せ回路）を３Ｖｌｉｂの組合せ回路（第
２の組合せ回路）により置換するように再度マッピング
する。このリマッピングの後は、ステップＳ１０に戻っ
て、再度ステップ１１、Ｓ１２の動作を繰返す。これ
は、前記ステップ１２での３Ｖ系の組合せ回路へのリマ
ッピングに起因して２Ｖ系の組合せ回路と３Ｖ系の組合
せ回路との混在が新たに生じることになる場合がある点
を考慮したものである。

【０１０６】その後は、レジスタではその入力側及び出
力側に位置する組合せ回路の電圧系が前述の論理合成に
より既に決まっているので、ステップＳ１３〜Ｓ１５
（第３の工程）では次の処理を行う。即ち、ステップＳ
１３で各レジスタが低電圧（２Ｖ）の入力から高電圧
（３Ｖ）の出力に電位をレベル変換するか否かを調べ、
レベル変換しない場合は、ステップＳ１４でそのレベル
変換しないレジスタを図４の２Ｖ系のフリップフロップ
回路又は図７の２Ｖ系のラッチ回路にマッピングし、レ
ベル変換する場合は、ステップＳ１５でそのレベル変換
するレジスタ（フリップフロップ回路又はラッチ回路）
を図５の２Ｖ／３Ｖ系のフリップフロップ回路又は図８
の２Ｖ／３Ｖ系のラッチ回路にマッピングする。

【０１０７】従って、図１３に示した論理合成方法のア
ルゴリズムでは、全ての組合せ回路を低電圧（２Ｖ）の
組合せ回路（第１の組合せ回路）によりマッピングした
場合に、例えば図１９（ａ）に示すように、所定の２個
のレジスタ間に位置する１個の組合せ回路７０の信号伝
搬遅延時間が設計上の遅延上限値を越えるときには、同
図（ｂ）示すように、その組合せ回路のうち、図中ハッ
チングで示すように前部（信号伝搬の起点側）に位置す
る第１及び第２の組合せ部７０ａ、７０ｂを３Ｖ系の組
合せ回路にマッピングした後、２Ｖ系の組合せ部の出力
が３Ｖ系の組合せ回路の入力となる形の２Ｖ系の組合せ
部と３Ｖ系の組合せ回路とが混在する場合には、同図
（ｃ）に示すようにその混在する２Ｖ系の組合せ回路７
１の組合せ部部７１ａを図中ハッチングで示すように３
Ｖ系の組合せ部にリマッピングする。続いて、前記リマ
ッピングにより２Ｖ系の組合せ部と３Ｖ系の組合せ部と
の混在が新たに生じたか否かを判断し、同図（ｃ）では
その混在が新たに生じないので、フリップフロップ回路
が低電圧（２Ｖ）の入力から高電圧（３Ｖ）の出力に電
位をレベル変換する必要がある場合には、同図（ｄ）に
示すように、そのレベル変換するフリップフロップ回路
を図中ハッチングで示すように２Ｖ／３Ｖ系のフリップ
フロップ回路にマッピングすることになる。

【０１０８】よって、最終的に得られた同図（ｄ）に示
す半導体集積回路では、同図（ｅ）に示すように信号伝
搬遅延時間が設計上の遅延上限値を越える組合せ回路７
０の全組合せ部を３Ｖ系の組合せ部によりマッピングす
る場合に比して、３Ｖ系の組合せ部にマッピングする組
合せ部の個数を少くでき、従って、低消費電力化を図る
ことができる。

【０１０９】（第２の実施の形態）図２０は本発明の第
２の実施の形態を示す。本実施の形態では、組合せ回路
の前部と後部との境界、即ち、３Ｖ系の組合せ回路に合
成すべき組合せ部と２Ｖ系の組合せ回路に合成すべき組
合せ部との境界の判断に２分探索法(binarysearch meth
od)（例えば、「岩波講座 ソフトウェア科学２ プロ
グラミングの方法」川合慧 岩波書店 １９８８出版の
第１４３頁及び第１４４頁等参照）を用いたものであ
る。

【０１１０】すなわち、ステップＳ１８〜Ｓ２７（第１
の工程）において、２分探索法を用いて組合せ回路の前
部と後部の境界を探索して、その前部を３Ｖの高電圧源
１５を電圧源とする第２の組合せ回路に合成し、その後
部を２Ｖの低電圧源１６を電圧源とする第１の組合せ回
路に合成する。

【０１１１】詳細に説明すると、第１の工程において、
ステップ１８では、最初に、全ての組合せ回路を低電圧
（２Ｖ）系の組合せ回路によりマッピングした後、ステ
ップＳ１９で各組合せ回路について、その各最大遅延時
間が設計上の上限値を越えるか否かを判断し、越える場
合には、ステップＳ２０でそのような組合せ回路の全て
を抽出した後、この抽出した全ての組合せ回路に対して
ステップＳ２１〜Ｓ２７の動作を行う。先ず、ステップ
Ｓ２１では、２Ｖ系の組合せ回路によりマッピングすべ
き複数個の組合せ部のうち最初及び最後に各々位置する
組合せ部の番地をｋｓ、ｋｅとして、この各番地をｋｓ
＝１、ｋｅ＝ｍに初期設定し（ｍは組合せ回路を構成す
る組合せ部の個数である）、その後、ステップＳ２２で
ｋｅ−ｋｓ＝１か否かを判断し、ｋｅ−ｋｓ＝１の場合
には２分できず、直ちに第２の工程に進むが、当初はｋ
ｅ−ｋｓ≠１であるので、ステップＳ２３で中間値ｋを
下式 ｋ＝（ｋｓ＋ｋｅ）／２ により演算して、ステップＳ２４で第１〜第ｋ番目まで
の組合せ部を３Ｖ系ｌｉｂによりマッピングし、第ｋ＋
１〜第ｍ番目までの組合せ部を２Ｖ系ｌｉｂによりマッ
ピングする。

【０１１２】その後は、前記マッピング後の組合せ回路
の最大遅延時間を算出し、ステップＳ２５でこの遅延時
間を設計上の遅延上限値と比較し、上限値を越える場合
には第ｋ＋１〜第ｍ番目までの組合せ部を更に２分すべ
く、ステップＳ２６で最初の番地ｋｓを前記求めた中間
値ｋに設定する（ｋｓ＝ｋ）する一方、上限値以下の場
合には第１〜第ｋ番目までの組合せ部を更に２分すべ
く、ステップＳ２７で最後の番地ｋｅを前記中間値ｋに
設定する（ｋｅ＝ｋ）して、各々、前記ステップＳ２２
に戻る。そして、ステップＳ２２でｋｅ−ｋｓ＝１にな
れば、２分探索法による組合せ回路の前部と後部の境界
が探索されたと判断して、第２の工程に進む。

【０１１３】第２の工程及び第３の工程は、前記第１の
実施の形態と同一であるので、第１の実施の形態の図１
３のフローチャートと同一ステップに同一番号を付し
て、その説明を省略する。

【０１１４】したがって、本実施の形態においては、例
えば２０段の論理ゲートよりなる組合せ回路がクリティ
カルパスを有する場合に、最初は、信号の流れに沿って
前半の１０段を３Ｖｌｉｂ、後半の１０段を２Ｖｌｉｂ
に再合成した後、最大遅延＞上限値の条件を調べ、ＹＥ
Ｓならば前記後半の１０段を更に２分して、終点に繋が
る５段を２Ｖｌｉｂ、他を３Ｖｌｉｂに再合成する。ま
た、ＮＯならば前記前半の１０段を更に２分して、起点
に繋がる５段を３Ｖｌｉｂ、他を２Ｖｌｉｂに再合成す
る。更に、最大遅延＞上限値の条件を調べ、この過程を
繰り返す。２分探索法を用いれば、数回の再合成処理で
前記境界の探索ができるので、処理の高速化が可能であ
る。

【０１１５】（第３の実施の形態）図２１は本発明の第
３の実施の形態を示す。本実施の形態では、組合せ回路
の前部と後部の境界を概略的に見積る構成である。

【０１１６】即ち、同図において、スタートして、ステ
ップＳ１でＨＤＬを用いた機能設計を行った後、ステッ
プＳ２で前記ＨＤＬ記述に基いて高電圧（３Ｖ）ｌｉｂ
により組合せ回路をマッピングした場合の各組合せ回路
の信号伝搬遅延時間を見積り、ステップＳ３でこの見積
り結果が設計上の遅延上限値を越えるか否かを判断し、
遅延上限値を越える場合には、ステップＳ４で図１５な
いし図１８に示すように前記入力したＨＤＬ記述を修正
し又は機能設計をやり直して新たなＨＤＬ記述を作成す
る。

【０１１７】その後、ステップＳ３０〜Ｓ３７（第１の
工程）において、組合せ回路の前部と後部の境界を概略
的に算出して、その前部を３Ｖの高電圧源１５を電圧源
とする第２の組合せ回路に合成し、その後部を２Ｖの低
電圧源１６を電圧源とする第１の組合せ回路に合成す
る。

【０１１８】詳細に説明すると、第１の工程において、
先ずステップ３０では、全ての組合せ回路を２Ｖｌｉｂ
によりマッピングした場合の各組合せ回路の信号伝搬遅
延時間を見積り、ステップＳ３１でその各遅延時間を設
計上の遅延上限値と比較し、上限値以下の場合には、ス
テップＳ３２で遅延時間が上限値以下の組合せ回路を２
Ｖｌｉｂによりマッピングする。

【０１１９】一方、遅延時間が上限値を越える場合に
は、ステップＳ３３で遅延見積り結果が上限値を越える
全ての組合せ回路を抽出した後、その各組合せ回路に対
してステップＳ３２、Ｓ３４〜Ｓ３７の動作を行う。先
ず、ステップＳ３４では、遅延見積り結果を上限値で除
算して、その除算結果により３Ｖｌｉｂと２Ｖｌｉｂと
の存在割合ｐを算出し、ステップＳ３５で、組合せ回路
を構成する論理ゲート（組合せ部）の段数に前記割合ｐ
を乗算して、３Ｖｌｉｂのマッピング範囲、即ち前部を
構成する論理ゲートの範囲を算出する。その後、ステッ
プＳ３６で各論理ゲートが前記算出した３Ｖｌｉｂのマ
ッピング範囲にあるか否かを判断し、この範囲にある場
合にはステップＳ３７でその論理ゲートを３Ｖｌｉｂに
よりマッピングし、この範囲にない場合にはステップＳ
３２でその論理ゲートを２Ｖｌｉｂによりマッピングす
る。

【０１２０】第２の工程及び第３の工程は、前記第１の
実施の形態と同一であるので、第１の実施の形態の図１
３のフローチャートと同一ステップに同一番号を付し
て、その説明を省略する。

【０１２１】したがって、本実施の形態においては、例
えば３Ｖｌｉｂの遅延を「１」とした場合の２Ｖｌｉｂ
の遅延を１．８とし、設計上の遅延上限値を５０nsと仮
定すると、クリティカルパスの遅延が９０nsの場合は、
クリティカルパス全体を３Ｖｌｉｂの合成範囲とする。
また、クリティカルパスの遅延が５０nsの場合は、クリ
ティカルパスの３Ｖｌｉｂの合成範囲はなく、全ての組
合せ部が２Ｖｌｉｂで合成される。また、クリティカル
パスの遅延が６０nsの場合は、クリティカルパスの起点
から１／４の範囲が前部となり、この範囲が３Ｖｌｉｂ
の構成範囲であり、７０nsの場合は、クリティカルパス
の起点から１／２の範囲が前部となって３Ｖｌｉｂで合
成され、８０nsの場合は、クリティカルパスの起点から
３／４の範囲が前部となって３Ｖｌｉｂで合成される。

【０１２２】本実施の形態では、３Ｖｌｉｂにより合成
される組合せ部と２Ｖｌｉｂにより合成される組合せ部
との境界（前部と後部との境界）を概算で算出するの
で、論理合成の処理速度が速い。但し、前記境界の算出
精度は高くない。通常の論理合成では、一度論理合成し
た後、その合成結果を基礎に再度合成して回路の最適化
を進めることがあるので、この場合には、最初の論理合
成を本実施の形態により行い、その後の再合成を前記第
１又は第２の実施の形態により行えば、論理合成の処理
速度の向上を図りつつ、境界の算出精度を高めて、高電
圧（３Ｖ）ｌｉｂにより合成される組合せ部の個数を最
小限に制限できて、一層の低消費電力化を図ることがで
きる。

【０１２３】（第４の実施の形態）図２２は本発明の第
４の実施の形態を示す。本実施の形態では、組合せ回路
を構成する複数の組合せ部のうち所定の組合せ部を３Ｖ
ｌｉｂでマッピングした方が低消費電力の点で良い半導
体集積回路を合成できることが予め判っている場合に、
このような所定の組合せ部について予め３Ｖｌｉｂによ
るマッピングを行うよう指定するものである。

【０１２４】即ち、図２２の論理合成方法においては、
第１の工程（ステップＳ５〜Ｓ９）の前の段階で、ステ
ップＳ４０〜Ｓ４５の工程が追加される。この追加工程
では、先ずステップＳ４０で所定の組合せ部を３Ｖｌｉ
ｂによりマッピングすることを論理設計者が指定するか
否かを判断し、指定する場合にはステップＳ４１でＨＤ
Ｌに所定の組合せ部を３Ｖｌｉｂによりマッピングする
よう指定する。この指定は、例えば、図２４に示すよう
に８個の入力データａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、ｈを
加算する加算器の通常の機能記述に対し、図２３に示す
ように最後部に位置する加算素子を３Ｖｌｉｂによりマ
ッピングするよう指定する。図２３の『// low _- powe
r _- synthesis _- high_- voltage 』の部分がこの指定部
分である。

【０１２５】その後、機能記述を入力し、ステップＳ４
２で組合せ部の前記のような指定の有無を判断し、指定
がない場合には全ての組合せ部を２Ｖｌｉｂによりマッ
ピングし、指定がある場合にはステップＳ４３でその指
定された組合せ部を３Ｖｌｉｂによりマッピングする。

【０１２６】次いで、ステップＳ４４で２Ｖ系の組合せ
部の出力が３Ｖ系の組合せ部に入力された形での２Ｖ系
の組合せ部と３Ｖ系の組合せ部との混在が有無を判断
し、その混在がある場合に限り、ステップＳ４５でその
混在における３Ｖ系の組合せ部の前段にレベル変換回路
を挿入する。この挿入するレベル変換回路は、図６
（ａ）に示すレベル変換回路３５、同図（ｂ）に示すレ
ベル変換回路３５´が使用される。

【０１２７】第１の工程（ステップＳ５〜Ｓ９）、第２
の工程（ステップＳ１０〜Ｓ１２）及び第３の工程（ス
テップＳ１３〜Ｓ１５）は、前記第１の実施の形態の図
１３のフローチャートと同一であるので、同一ステップ
に同一符号を付して、その説明を省略する。但し、第２
の工程において、ステップＳ１０で混在が無い場合に
は、ステップＳ５０で３Ｖ系の組合せ部と他の３Ｖ系の
組合せ部との間にレベル変換回路があるか否かを判断
し、レベル変換回路がある場合には、ステップＳ５１で
そのレベル変換回路を削除することが追加される。これ
は、第２の工程の再合成処理により２Ｖ系の組合せ部が
３Ｖ系の組合せ部に置換された場合に、その置換された
３Ｖ系の組合せ部と他の３Ｖ系の組合せ部との間にレベ
ル変換回路が含まれることが想定されるためである。

【０１２８】したがって、本実施の形態においては、図
２４の通常の（３Ｖｌｉｂによりマッピングする所定の
組合せ部の指定が無い）機能記述を用いた図１３（第１
実施の形態）の論理合成方法は、図２５（ａ）に示す７
個の加算素子（演算素子）を有する加算器において、同
図（ｃ）にハッチングを付して示すように前段に位置す
る４個の加算素子を３Ｖｌｉｂにより合成すると共に、
その前段に位置する８個のレジスタを２Ｖ／３Ｖ系のフ
リップフロップ回路によりマッピングする構成となる
が、本実施の形態では、同図（ｂ）にハッチングを付し
て示すように、最後段に位置する加算素子のみを３Ｖｌ
ｉｂにより合成し、その前段にレベル変換回路を配置す
る構成となり、本実施の形態の方が３Ｖｌｉｂで合成さ
れる組合せ部の個数が少なく、低消費電力化を図ること
ができる。

【０１２９】（第５の実施の形態）図２６ないし図２８
は本発明の第５の実施の形態を示す。本実施の形態で
は、信号伝搬遅延時間が上限値を越える組合せ回路のう
ち、３Ｖの高電圧源１５を電圧源とする第２の組合せ回
路に合成する部分を、前部に限定せず、面積又は処理速
度の観点から適宜選択するようにしたものである。

【０１３０】即ち、図２６は前記第３の実施の形態を示
す図２１のフローチャートのうち前半部分を示し、図２
７は同フローチャートの後半部分を示し、同フローチャ
ートのステップＳ３５を図２６のステップＳ６０〜Ｓ６
９に変更し、同フローチャートのステップＳ１０とステ
ップＳ１３との間に図２７のステップＳ７０及びＳ７１
を追加している。

【０１３１】具体的に、図２６では、ステップＳ３４で
信号伝搬遅延時間の見積り結果と設計上の遅延上限値と
に基いて１個の組合せ回路の中での高電圧（３Ｖ）ｌｉ
ｂと低電圧（２Ｖ）ｌｉｂとの割合Ｐを算出した後は、
ステップＳ６０でその組合せ回路の全ゲート段数と前記
割合Ｐとを乗算して、その組合せ回路の中で高電圧（３
Ｖ）ｌｉｂでマッピングされるゲート段数（高電圧（３
Ｖ）ｌｉｂのマッピング範囲）を算出する。続いて、ス
テップＳ６１で前記高電圧（３Ｖ）ｌｉｂのマッピング
範囲（所定サイズ）を検索範囲（ウインドウ）として、
１個の組合せ回路の中でのウインドウの個数ｎを算出し
た後、ステップＳ６２以降で複数個ｎのウインドウを各
々評価する。即ち、ステップＳ６２で先ず変数ｋを初期
値（＝０）に設定した後、ステップＳ６３でｋ＝ｋ＋１
に設定して、ステップＳ６４で第１番目のウインドウ内
の組合せ部を設定し、ステップＳ６５でこのウインドウ
内の組合せ部についてその面積及び遅延を評価する。そ
の後、ステップＳ６６で変数ｋを前記ウインドウの個数
ｎと比較し、ｋ＜ｎの場合には前記ステップ６３に戻っ
て順次第２〜第ｎ番目のウインドウ内の組合せ部につい
てその合計面積及び遅延を評価する。そして、ステップ
Ｓ６７で複数個ｎのウインドウのうちそのウインドウ内
に存在する組合せ部の合計面積が最小又は遅延が最小の
ウインドウを選択し、ステップ６８でこの選択したウイ
ンドウが第１番目のウインドウでない場合には、ステッ
プＳ６９で前記選択したウインドウの前段にレベル変換
回路を挿入する。

【０１３２】また、図２７では、ステップＳ１０で２Ｖ
系の組合せ部と３Ｖ系の組合せ部との混在が無くなった
場合には、ステップＳ７０で３Ｖ系の組合せ部と他の３
Ｖ系の組合せ部との間にレベル変換回路があるか否かを
判断し、そのレベル変換回路がある場合には、第２の工
程の再合成処理により３Ｖ系の組合せ部と他の３Ｖ系の
組合せ部との間にレベル変換回路が含まれることになっ
た状況であるので、ステップＳ７１でそのレベル変換回
路を削除することが追加される。

【０１３３】従って、本実施の形態においては次の効果
を奏する。即ち、図２８に示す組合せ回路（即ち、前記
図２５に示した７個の加算素子を有する加算器）では、
同図（ａ）、（ｂ）及び（ｃ）に各々ハッチングで示す
第１、第２及び第３番目のウインドウでは、同図（ｃ）
の第３番目のウインドウが加算素子の合計面積（個数）
が最小となるので、この範囲を高電圧（３Ｖ）ｌｉｂで
マッピングする。従って、高電圧（３Ｖ）ｌｉｂでマッ
ピングされる加算素子の個数を最小にできて、一層の低
消費電力化が図られる。

【０１３４】（第６の実施の形態）図３３及び図３４は
本発明の第６の実施の形態を示す。前記第４の実施の形
態では加算器において最後段に位置する組合せ部を３Ｖ
ｌｉｂにより合成したのに代え、キャリーセーブ方式の
並列乗算器の最後段に位置する組合せ部を３Ｖｌｉｂに
より合成したものである。

【０１３５】図３３は、キャリーセーブ方式の並列乗算
器の最後段に位置する組合せ部を３Ｖｌｉｂにより合成
すべき指定を含む機能記述を示し、この機能記述が論理
合成装置６０の読込み部６１に入力される。

【０１３６】図３４は、前記読込み部６１に入力される
機能記述により論理合成されたキャリーセーブ方式の並
列乗算器を示す。同図の並列乗算器は、複数の論理積回
路９０と複数のハーフアダーＨＡ及びフルアダーＦＡと
がアレイ状に配置され、最後段に多ビットのアダー９１
が配置されて成り、この最下段のフルアダー９１が３Ｖ
ｌｉｂにより合成され、他は２Ｖｌｉｂにより合成され
る。また、最下段のフルアダー９１の前段には、１６個
のレベル変換回路９２が配置される。この各レベル変換
回路９２は、前段のアダーから入力される信号のレベル
（２Ｖ）を高レベル（３Ｖ）に変換して出力する。

【０１３７】したがって、本実施の形態では、キャリー
セーブ方式の並列乗算器であるので、回路の大部分を占
める加算器のアレイは通常の加算器でよいが、最下段の
アダー９１は高速にする必要がある。この場合、高速化
のためには、通常、最下段のアダー９１はキャリールッ
クアヘッドの加算器等を用いるが、この最下段のアダー
９１を高電圧（３Ｖ）系にしているので、回路規模及び
消費電力の点で優れた回路を生成することができると共
に、従来よりも高速な乗算器を生成することが可能であ
る。

【０１３８】本実施の形態では、キャリーセーブ方式の
並列乗算器ついて説明したが、本発明の演算回路は、そ
の他、減算器、除算器、累積加算器、累積減算器、累積
乗算器、又は累積除算器に対しても、同様に適用できる
のは勿論である。

【０１３９】尚、以上の説明では、チップ２０の内部コ
ア部２２内に形成されたメモリセル部Ｅ以外を構成する
機能ブロックＡに対して適用したが、他の機能ブロック
Ｂ〜Ｄに対しても同様に適用できるのは勿論のこと、メ
モリのセル部Ｅ以外を構成する複数の機能ブロックＡ〜
Ｄの相互間において同様に本発明を適用できるのは言う
までもない。

【０１４０】したがって、本実施の形態の論理合成方法
によれば、クリティカルパスを有する組合せ回路を構成
する組合せ部のうち一部の組合せ部のみを３Ｖの高電圧
系とし、その組合せ回路の前段に位置するレジスタ内に
レベル変換回路を配置したので、クリティカルパスを有
する組合せ回路内においてそのクリティカルパスのみを
高電圧源で駆動する場合のようにそのクリティカルパス
を有する組合せ回路内に複数のレベル変換回路を配置す
る位置を個々判断する必要が無いと共に、必要とするレ
ベル変換回路の個数を少なくできて、半導体集積回路の
設計が極めて容易になる。しかも、クリティカルパスを
有する組合せ回路の個数は半導体集積回路に備える組合
せ回路の個数に比して極く少数であり、且つそのような
クリティカルパスの組合せ回路を構成する組合せ部のう
ち一部の組合せ部のみが３Ｖの高電圧源１５で駆動され
るので、消費電流の増大は極めて少なく抑えられる一
方、クリティカルパスを有しない全ての組合せ回路は２
Ｖの低電圧源１６で駆動されるので、半導体集積回路全
体として消費電流を少なくできて、低消費電力化が可能
である。

【０１４１】図３の本実施の形態の半導体集積回路と、
図３０の従来の半導体集積回路とを比較する。図３０の
従来の半導体集積回路において、各組合せ回路１００，
１０２，１０４及び１０６の信号伝搬遅延時間は、図示
の通り６ns，１２ns，１４．４ns，８nsであるとし、フ
リップフロップ回路のクロック入力時からデータ出力時
までの遅延時間を２nsとすると、組合せ回路の最大遅延
は組合せ回路１０４の１４．４nsであるので、図３０の
回路の最高動作周波数は １０００／（２＋１４．４）＝６０．９８MH となる。

【０１４２】一方、図３の本実施の形態の半導体集積回
路において、クリティカルパスを有する組合せ回路５
は、その前部が高電圧（３Ｖ）系、その後部が低電圧
（２Ｖ）系で各々構成され、その遅延時間は設計上の遅
延上限値（例えば２０ns) である。クリティカルパスを
有しない組合せ回路１、３及び７の遅延時間は、電源電
圧を３Ｖの高電圧から２Ｖの低電圧に低下させたので、
論理セルの遅延が大きくなるのに伴い大きくなる。尚、
図３の半導体集積回路では、３Ｖの高電圧源に対し２Ｖ
の低電圧源ではセルの遅延時間は１．５倍になると仮定
する。クリティカルパスを有しない組合せ回路１、３及
び７の遅延時間のうち最大は、組合せ回路３の１８nsで
ある。

【０１４３】２Ｖの低電圧源１６と３Ｖの高電圧源１５
との２電源を備えた結果、クリティカルパスを有する組
合せ回路５の遅延は１８nsになる（３Ｖの高電圧源１５
で駆動する場合に対して遅延が１．２５倍になると仮定
している）。フリップフロップ回路のクロック入力時か
らデータ出力時までの各信号伝搬遅延時間が２ns、組合
せ回路３及び組合せ回路５の遅延時間が１８nsであるの
で、本実施の形態の半導体集積回路の最高動作周波数
は、 １０００／（２＋１８）＝５０MH となるが、最大遅延時間が設計上の遅延上限値以下であ
れば、問題はない。即ち、クリティカルパスを有しない
組合せ回路１、３及び７を２Ｖの低電圧源１６で駆動
し、クリティカルパスを有する組合せ回路５を３Ｖの高
電圧源１５及び２Ｖの低電圧源１６で駆動しても、設計
上の最高動作周波数を満足することができる。

【０１４４】図３５は、設計上の遅延上限値を２０ｎｓ
とする従来の半導体集積回路と本発明の半導体集積回路
において、フリップフロップ回路のクロック入力時から
次段のフリップフロップ回路のデータ入力時までの遅
延、即ちレジスタと組合せ回路の遅延時間を合計した信
号伝搬遅延時間の分布を表している。同図（ａ）は従来
の３Ｖの電圧系の半導体集積回路の遅延分布、同図
（ｂ）は本実施の形態の２Ｖ系及び３Ｖ系混在の半導体
集積回路の遅延分布である。従来の半導体集積回路にお
いて電源電圧のみを３Ｖの高電圧系から２Ｖの低電圧系
に変更すると、最大遅延時間が２０nsから３０nsにな
り、クリティカルパスの遅延時間が設計上の遅延の上限
値２０nsを越えるのに対し、図３の本実施の形態の半導
体集積回路では、組合せ回路を２Ｖの低電圧系で合成し
た場合の遅延時間が２０nsを越えるクリティカルパスを
有する組合せ回路の各々について、その一部の組合せ部
のみを３Ｖの高電圧系に変更し、残りの組合せ部及び他
のクリティカルパスを有しない組合せ回路は２Ｖの低電
源系としているので、設計上の遅延の上限値２０nsを満
たすことができる。同図（ｂ）はこの時の遅延の分布を
表している。

【０１４５】次に、回路規模を従来の半導体集積回路と
本発明の半導体集積回路とで比較する。

【０１４６】従来の半導体集積回路の回路規模をＳ、半
導体集積回路の中に占めるフリップフロップ回路の割合
を２０％、フリップフロップ回路全体の中でレベル変換
回路を有するフリップフロップ回路が占める割合を１０
％、本発明の２Ｖ／３Ｖ系のフリップフロップ回路が従
来のフリップフロップ回路と回路構成が異なることによ
る面積の増分を１０％とすると、本発明の半導体集積回
路の回路規模は次式に示すように、 Ｓ×０．８＋Ｓ×０．１８＋Ｓ×１．１×０．０２＝Ｓ
×１．００２ になり、回路規模の増加は０．２％に留まる。

【０１４７】また、上述の条件で、フリップフロップ回
路全体の中でレベル変換回路を有するフリップフロップ
回路が占める割合を５％とすると、本発明の半導体集積
回路の回路規模は次式に示すように、 Ｓ×０．８＋Ｓ×０．１９＋Ｓ×１．１×０．０１＝Ｓ
×１．００１ になり、回路規模の増加は０．１％に留まる。

【０１４８】（第７の実施の形態）図３６ないし図３９
は本発明の第７の実施の形態を示す。以上の各実施の形
態では、高（３Ｖ）電圧系の組合せ回路を用いる場合に
は、その前段に位置するレジスタはレベル変換回路を持
つ。このレベル変換回路を設ける理由は、例えば図４に
示すフリップフロップ回路（レジスタ）２の出力バッフ
ァ３２を構成するインバータ３４ｃ、３４ｄに貫通電流
が流れることを防止するためである。この貫通電流が流
れる理由を以下詳述する。図４２は前記インバータの内
部構成を示す。同図において、高電圧（３Ｖ）電源Ｖｏ
と接地電源ＶＳＳとの間にＰチャネル型及びＮチャネル
型のトランジスタＴｐ、Ｔｎが直列に配置される。前記
両トランジスタのゲートには信号が入力され、接続点が
インバータの出力端子である。前記入力信号の“Ｈ”レ
ベルは低電圧源１６の低電圧、即ち２Ｖである。前記入
力信号が“Ｈ”レベルの時、Ｎチャネル型トランジスタ
ＴｎはＯＮするが、Ｐチャネル型トランジスタＴｐは完
全にはＯＦＦせず、その結果、高電圧源１５から低電圧
現１６に貫通電流が流れる。

【０１４９】しかし、前記高電圧源１５と低電圧源１６
との電位差が前記Ｐチャネル型トランジスタＴｐのしき
い値電圧Ｖｔ以下である場合には、前記Ｐチャネル型ト
ランジスタＴｐは確実にＯＦＦし、貫通電流は流れな
い。従って、前記電位差を前記Ｐチャネル型トランジス
タＴｐのしきい値電圧Ｖｔ以下に設定し、例えばしきい
値電圧Ｖｔ＝０．５ｖのとき、高電圧源１６の高電圧を
３Ｖ、低電圧源１５の低電圧を２．７Ｖに各々設定すれ
ば、レベル変換回路を設ける必要が無くなる。本実施の
形態はこの場合の例を示す。

【０１５０】図３６に示す機能ブロックでは、３個の組
合せ回路１、３、７は２．７Ｖの低電圧源を電圧源とす
る２．７Ｖ系の組合せ回路（第１の組合せ回路）で構成
され、他の組合せ回路５は３Ｖの高電圧源を電圧源とす
る３Ｖ系の組合せ回路（第２の組合せ回路）で構成され
る。前記フリップフロップ回路２、４、６、８は２．７
Ｖの低電圧源を電圧源とする２．７Ｖ系のもので構成さ
れる。前記２．７Ｖ系のフリップフロップ回路は具体的
には前記図４に示す構成と同一であり、その電源電圧の
みが異なる。

【０１５１】前記図３６の機能ブロックを構成する論理
合成方法の一例を図３７に示す。同図では、ステップＳ
１で低電圧（２．７Ｖ）ｌｉｂにより各組合せ回路をマ
ッピングした場合の各組合せ回路の信号伝搬遅延時間を
見積り、ステップＳ２でこの見積り結果が設計上の遅延
上限値を越えるか否かを判断し、遅延上限値以下の組合
せ回路では、ステップＳ３でその組合せ回路を２．７Ｖ
の低電圧源を電圧源とする第１の組合せ回路に合成し、
遅延上限値を越える組合せ回路では、ステップＳ４でそ
の組合せ回路を３Ｖの高電圧源を電圧源とする第２の組
合せ回路に合成する。その後、ステップＳ５でフリップ
フロップ回路を２．７Ｖｌｉｂのフリップフロップ回路
にマッピングする。

【０１５２】図３８は他の論理合成方法の例を示す。同
図と前記図３６と異なる点は、最初にステップＳ１´で
全ての組合せ回路及びフリップフロップ回路を２Ｖｌｉ
ｂの組合せ回路及びフリップフロップ回路にマッピング
した後、ステップＳ２´で信号伝搬遅延時間が設計上の
遅延上限値を越えると判断した組合せ回路を、ステップ
Ｓ４´で２．７Ｖｌｉｂの組合せ回路にリマッピングす
る点である。従って、他の構成は省略する。

【０１５３】従って、本実施の形態では、図３９に示す
ように、２個のレジスタ間に位置する１個の組合せ回路
７０の信号伝搬遅延時間が設計上の上限値を越える場合
には、この組合せ回路７０の全体が同図にハッチングで
示すように３Ｖｌｉｂでマッピングされ、その前段に位
置するフリップフロップ回路が同図にハッチングで示す
ように３Ｖ系で且つレベル変換回路を持たないフリップ
フロップ回路でマッピングされる。この場合、前記３Ｖ
ｌｉｂでマッピングされた組合せ回路７０では、２Ｖｌ
ｉｂでマッピングされた組合せ部７１ａ、７１ｂからの
低電圧（２．７Ｖ）の信号が入力される構成となってい
るが、前記３Ｖｌｉｂでマッピングされた組合せ回路７
０は前記低電圧の信号を受けても正常に動作するので、
前記組合せ部７１ａ、７１ｂは３Ｖｌｉｂにリマッピン
グされない。

【０１５４】図４０は本実施の形態の変形例を示す。第
７の実施の形態では、信号伝搬遅延時間が設計上の遅延
上限値を越える組合せ回路では、その組合せ回路の全体
を３Ｖｌｉｂにマッピングしたが、その一部のみを３Ｖ
ｌｉｂにマッピングし、その残部を２．７Ｖｌｉｂにマ
ッピングしたものである。どの部位を３Ｖｌｉｂにマッ
ピングするかの方法は、前記第５の実施の形態のウイン
ドウを用いる図２６及び図２７に示した方法と同一であ
る。本変形例の図４０では、レベル変換回路が不必要で
あるので、前記第５の実施の形態を示す図２６及び図２
７に比べ、レベル変換回路の挿入（図２６のステップＳ
６８及びＳ６９）と、これに伴うレベル変換回路の削除
（ステップＳ７０及びＳ７１）とが省略される。

【０１５５】図４１は本実施の形態の効果を示す。同図
から判るように、設計上の遅延上限値を２０ｎｓとする
場合に、同図（ａ）に示すような３Ｖの電圧系の半導体
集積回路の遅延分布に対し、前記３Ｖの電圧系を２．７
Ｖの低電圧系に変更すると、同図（ｂ）に破線で示すよ
うに最大遅延時間が２０nsから２４nsに長くなり、設計
上の遅延上限値を越えるが、同図（ｂ）に実線で示す本
実施の形態の２．７Ｖ系及び３Ｖ系混在の半導体集積回
路の遅延分布では、設計上の遅延の上限値２０nsを満た
すことができる。

【０１５６】

【発明の効果】以上説明したように、請求項１ないし請
求項２０記載の発明の論理合成方法によれば、クリティ
カルパスを有する各組合せ回路において、その一部のみ
を高電圧源で駆動し、残部を低電圧源で駆動するよう論
理合成すると共に、クリティカルパスを持つ組合せ回路
の前段に位置するレジスタに１個のレベル変換回路を配
置するよう論理合成するので、そのクリティカルパスの
信号伝搬遅延時間を設計上許容される遅延上限値未満に
抑えつつ、クリティカルパスのみを高電圧源で駆動する
場合に比して、必要とするレベル変換回路の数を低減し
て、機能記述からのトップダウン設計を容易に行うこと
ができ、従って、低消費電力な半導体集積回路の設計を
極めて容易に行うことができる。

【０１５７】特に、請求項４記載の発明の論理合成方法
によれば、１つの組合せ回路の一部と残部との境界（即
ち、１つの組合せ回路の中で第１の組合せ回路に合成す
べき領域と第２の組合せ回路に合成すべき領域との境
界）を正確に見い出して、高電圧源を電圧源とする第２
の組合せ回路の個数を最小限に制限できるので、より一
層に低消費電力化を図ることができる。

【０１５８】また、請求項５記載の論理合成方法によれ
ば、２分探索法によって１つの組合せ回路の一部と残部
との境界を簡易に探索するので、論理合成の高速化を図
ることができる。

【０１５９】更に、請求項７記載の論理合成方法によれ
ば、１つの組合せ回路の一部と残部との境界を、信号伝
搬遅延時間の見積り結果と設計上の遅延上限値との比率
に基いて一層簡易に検索するので、論理合成の一層の高
速化を図ることができる。

【０１６０】加えて、請求項８及び請求項９記載の論理
合成方法によれば、第２の組合せ回路に合成すべき特定
の組合せ部を指定したので、必要とする第２の組合せ回
路の個数及び必要とするレベル変換回路の個数を少くで
きる効果を奏する。

【０１６１】また、請求項１２記載の論理合成方法によ
れば、１つの組合せ回路の中で第２の組合せ回路に合成
すべき一部をウインドウを用いて検索し、組合せ部の合
計面積（個数）が最小又は遅延が最小の部分を第２の組
合せ回路に合成するので、より一層の低消費電力化又は
処理速度の向上が可能である。

【０１６２】更に、請求項２１ないし請求項３５記載の
発明の半導体集積回路によれば、クリティカルパスを持
つ組合せ回路を構成する複数の組合せ部のうち一部の組
合せ部のみを高電圧源で駆動したので、クリティカルパ
スの信号伝搬遅延時間を設計上許容される遅延上限値未
満に抑えつつ、クリティカルパスを持つ組合せ回路の残
部及びクリティカルパスを持たない組合せ回路全てを低
電圧源で駆動して、半導体集積回路全体として低消費電
力を図ることができる。

【０１６３】加えて、請求項３９ないし請求項５０記載
の論理合成方法及び半導体集積回路によれば、レジスタ
にはレベル変換回路が不要であるので、前記請求項１な
いし請求項３５記載の発明に比し、より一層簡易な論理
合成方法を提供でき、また、より一層簡易な構成の半導
体集積回路を提供できる。

【０１６４】また、請求項３６ないし請求項３８記載の
発明の演算回路によれば、最後部の演算素子のみを高電
圧源で駆動し、その最後部の演算素子の前段にレベル変
換回路を配置したので、高電圧源で駆動する演算素子の
個数及びレベル変換回路の個数を少く制限して、低消費
電力化及び回路構成の簡易化が可能である。

【図面の簡単な説明】

【図１】画像処理システムの全体概略構成図である。

【図２】半導体チップの全体概略構成図である。

【図３】本発明の実施の形態における半導体集積回路の
複数のレジスタ及び複数の組合せ回路の接続関係を示す
図である。

【図４】レベル変換回路を有しないフリップフロップ回
路の構成図である。

【図５】レベル変換回路を有するフリップフロップ回路
の構成図である。

【図６】レベル変換回路の具体的構成を示す図である。

【図７】レベル変換回路を有しないラッチ回路の構成図
である。

【図８】レベル変換回路を有するラッチ回路の構成図で
ある。

【図９】論理合成装置の全体概略構成を示す図である。

【図１０】ハードウェア記述言語を示す図である。

【図１１】ネットリストを示す図である。

【図１２】スケマティックを示す図である。

【図１３】本発明の第１の実施の形態の半導体集積回路
の論理合成方法を示す図である。

【図１４】セルライブラリのテーブルを示す図である。

【図１５】半導体集積回路の一部分を示す図である。

【図１６】半導体集積回路の一部分を変更した回路を示
す図である。

【図１７】レジスタトランスファーレベルの記述を示す
図である。

【図１８】論理合成できない場合において修正したレジ
スタトランスファーレベルの記述を示す図である。

【図１９】本発明の第１の実施の形態による論理合成方
法の順序を説明した図である。

【図２０】本発明の第２の実施の形態における論理合成
方法を示す図である。

【図２１】本発明の第３の実施の形態における論理合成
方法を示す図である。

【図２２】本発明の第４の実施の形態における論理合成
方法を示す図である。

【図２３】本発明の論理合成方法の入力となる機能記述
を示す図である。

【図２４】従来の論理合成方法の入力となる機能記述を
示す図である。

【図２５】本発明及び従来の論理合成方法により生成さ
れる加算器を示す図である。

【図２６】本発明の第５の実施の形態における論理合成
方法の前部を示す図である。

【図２７】本発明の第５の実施の形態における論理合成
方法の後部を示す図である。

【図２８】本発明の第５の実施の形態の論理合成方法に
より生成される加算器を示す図である。

【図２９】レジスタトランスファーレベルの記述を示す
図である。

【図３０】従来の半導体集積回路の論理回路を示す図で
ある。

【図３１】任意の半導体集積回路においてクリティカル
パスのみを高電圧源で駆動する場合のレベル変換回路の
配置位置を示す図である。

【図３２】他の任意の半導体集積回路においてクリティ
カルパスのみを高電圧源で駆動する場合のレベル変換回
路の配置位置を示す図である。

【図３３】本発明の第６の実施の形態の論理合成方法の
入力となる機能記述の他の例を示す図である。

【図３４】本発明の第６の実施の形態の論理合成方法に
より生成されるキャリーセーブ方式の並列乗算器を示す
回路図である。

【図３５】従来例及び本発明例における半導体集積回路
の信号伝搬遅延時間とその遅延時間を有する組合せ回路
の個数の分布を示す図である。

【図３６】本発明の第７の実施の形態の論理合成方法に
より生成される半導体集積回路の構成を示す図である。

【図３７】本発明の第７の実施の形態の論理合成方法の
フローチャートを示す図である。

【図３８】本発明の第７の実施の形態の他の論理合成方
法のフローチャートを示す図である。

【図３９】本発明の第７の実施の形態の論理合成方法の
実行結果を示す図である。

【図４０】本発明の第７の実施の形態の論理合成方法の
更に別のフローチャートを示す図である。

【図４１】従来例及び本発明例における半導体集積回路
の信号伝搬遅延時間とその遅延時間を有する組合せ回路
の個数の分布を示す図である。

【図４２】レジスタ内に備えるインバータの構成を示す
図である。

【符号の説明】

１、３、７ 第１の組合せ回路 ５ 第２の組合せ回路 ２、４、６、８ フリップフロップ回路（レジスタ） ９ クロックバッファ（クロック供給手
段） １５ 高電圧源 １６ 低電圧源 ２２ 内部コア部 ３０ マスタラッチ ３１ スレーブラッチ ３３、３３ ５４、９２ 内部クロック生成回路 ３５、３５ ５６、９６、９８ レベル変換回路 ３６ データ一時記憶部 ４０、４１ ＰＭＯＳ型トランジスタ ４２、４３ ＮＭＯＳ型トランジスタ ４５、４６ ＣＭＯＳ型インバータ ４７、４９ ＰＭＯＳ型トランジスタ ４８、５０ ＮＭＯＳ型トランジスタ ５１、５１´ ラッチ回路（レジスタ） ５２ ラッチ部 ６５ タイミング検証部 ７０、７１ 組合せ回路 ７０ａ、７０ｂ ７１ａ 組合せ部 ９０ 論理積回路 ９１ 最後部に位置するアダー ＨＡ ハーフアダー ＦＡ フルアダー ９２ レベル変換回路

Claims (50)

【特許請求の範囲】
1. 【請求項１】 複数のレジスタ及び、前記複数のレジス
   タの間に各々１個配置された組合せ回路を備えた半導体
   集積回路を、論理セルの接続情報に基いて合成する論理
   合成方法であって、 前記何れかの組合せ回路の信号伝搬遅延時間が設計上の
   遅延上限値以下の場合には、この組合せ回路を、低電圧
   源を電圧源とする第１の組合せ回路に合成し、前記何れ
   かの組合せ回路の信号伝搬遅延時間が設計上の遅延上限
   値を越える場合には、この組合せ回路の信号伝搬遅延時
   間が設計上の遅延上限値未満になるようにこの組合せ回
   路の一部を、高電圧源を電圧源とする第２の組合せ回路
   に合成すると共に、この組合せ回路の残部を前記第１の
   組合せ回路に合成する第１の工程と、 前記合成された何れかの第１の組合せ回路の出力が前記
   合成された第２の組合せ回路に入力された形の混在の有
   無を判断し、その混在が有る場合にはその第１の組合せ
   回路を第２の組合せ回路に再合成する第２の工程と、 前記各レジスタが前記合成又は再合成された第２の組合
   せ回路に信号を出力するレジスタか否かを判断し、何れ
   かのレジスタがそのレジスタである場合には、このレジ
   スタを、高電圧源を含んだ電圧源を電圧源とするレジス
   タに合成し、そのレジスタでない場合には、このレジス
   タを低電圧源を電圧源とするレジスタに合成する第３の
   工程とを有することを特徴とする論理合成方法。
2. 【請求項２】 第１の工程において、 組合せ回路の一部はその組合せ回路の前部であり、組合
   せ回路の残部はその組合せ回路の後部であることを特徴
   とする請求項１記載の論理合成方法。
3. 【請求項３】 第１の工程は、 最初に、全ての組合せ回路を第１の組合せ回路を用いて
   合成し、 次いで、前記合成した第１の組合せ回路の信号伝搬遅延
   時間が設計上の遅延上限値を越えるか否かを判定し、設
   計上の遅延上限値を越える第１の組合せ回路が有る場合
   には、その全ての第１の組合せ回路の前部を第２の組合
   せ回路に再合成することを特徴とする請求項２記載の論
   理合成方法。
4. 【請求項４】 第１の工程において、 信号伝搬遅延時間が設計上の遅延上限値を越える第１の
   組合せ回路が有る場合には、 その第１の組合せ回路を複数の組合せ部に概念的に区画
   して、先ず第１番目の組合せ部を第２の組合せ回路に再
   合成し、 その後、前記再合成後の組合せ回路の信号伝搬遅延時間
   が設計上の遅延上限値を越えるか否かを判定し、 次いで、再合成後の組合せ回路の信号伝搬遅延時間が未
   だ設計上の遅延上限値を越える場合には、前記第１の組
   合せ回路内の信号伝搬方向に向って次に位置する組合せ
   部に対して、前記第２の組合せ回路への再合成及び前記
   合成後の信号伝搬遅延時間の判定を繰返すことを特徴と
   する請求項２又は請求項３記載の論理合成方法。
5. 【請求項５】 第１の工程において、 第１の組合せ回路の前部を第２の組合せ回路に再合成す
   る際、 その第１の組合せ回路を複数の組合せ部に概念的に区画
   し、その複数の組合せ部のうち第２の組合せ回路に再合
   成される前部となる組合せ部を、２分探索法を用いて、
   前記第１の組合せ回路の信号伝搬遅延時間が設定上の遅
   延上限値以下になり且つ第２の組合せ回路の個数が最小
   になるまで、探索することを繰返すことを特徴とする請
   求項２又は請求項３記載の論理合成方法。
6. 【請求項６】 第１の工程は、 最初に、第１の組合せ回路及び低電圧源により駆動され
   るレジスタを用いて、前記低電圧源により駆動されるレ
   ジスタ及び前記第１の組合せ回路を合せた信号伝搬遅延
   時間を見積り、 次いで、前記見積り結果が設計上の遅延上限値を越える
   か否かを判定し、設計上の遅延上限値以下となる第１の
   組合せ回路が有る場合には、その第１の組合せ回路を第
   １の組合せ回路に合成し、前記見積り結果が設計上の遅
   延上限値を越える第１の組合せ回路が有る場合には、そ
   の第１の組合せ回路の前部を第２の組合せ回路に合成す
   る工程であることを特徴とする請求項２記載の論理合成
   方法。
7. 【請求項７】 第１の工程において、 信号伝搬遅延時間の見積り結果が設計上の遅延上限値を
   越える第１の組合せ回路が有る場合には、 その第１の組合せ回路を複数の組合せ部に概念的に区画
   し、信号伝搬遅延時間の見積り結果と設計上の遅延上限
   値との比率に基いて第２の組合せ回路に合成すべき組合
   せ部の個数と第１の組合せ回路に合成すべき組合せ部の
   個数との割合を算出し、 その後、前記第１の組合せ回路を構成する組合せ部の個
   数と前記算出した割合とに基いて、第２の組合せ回路に
   合成すべき前部の範囲を算出し、 次いで、前記算出した前部の範囲にある組合せ部を第２
   の組合せ回路に合成し、残部を第１の組合せ回路に合成
   することを特徴とする請求項６記載の論理合成方法。
8. 【請求項８】 第１の工程の前に、 組合せ回路の構成部分のうち第２の組合せ回路に合成す
   べき一部を指定し、前記指定した組合せ回路の一部を第
   ２の組合せ回路に合成すると共に、この合成した第２の
   組合せ回路の前段に、高電圧源を電圧源とするレベル変
   換回路を配置する工程を有することを特徴とする請求項
   １記載の論理合成方法。
9. 【請求項９】 指定される組合せ回路の一部は、その組
   合せ回路の後部であることを特徴とする請求項８記載の
   論理合成方法。
10. 【請求項１０】 指定は、組合せ回路の構成部分のうち
    第２の組合せ回路に合成すべき一部を指定する記述を含
    んだ機能記述により行われ、 前記機能記述を第１の工程の前に入力することを特徴と
    する請求項８又は請求項９記載の論理合成方法。
11. 【請求項１１】 第２の工程と第３の工程との間に、 第２の組合せ回路と他の第２の組合せ回路との間にレベ
    ル変換回路が有るか否かを判定し、レベル変換回路が有
    る場合には、このレベル変換回路を削除する工程を有す
    ることを特徴とする請求項８又は請求項９記載の論理合
    成方法。
12. 【請求項１２】 第１の工程において、 信号伝搬遅延時間が設計上の遅延上限値を越える組合せ
    回路の中に、検索範囲としての所定サイズのウインドウ
    を複数個設定し、 前記複数個のウインドウのうち、その各ウインドウ内に
    ある組合せ部の合計面積が最小又は遅延が最小であるウ
    インドウを選択し、この選択したウインドウ内の組合せ
    部を、前記組合せ回路の一部として、第２の組合せ回路
    に合成すると共に、 前記合成した第２の組合せ回路の前段に、高電圧源を電
    圧源とするレベル変換回路を配置することを特徴とする
    請求項１記載の論理合成方法。
13. 【請求項１３】 前記ウインドウの所定サイズは、前記
    信号伝搬遅延時間と前記設計上の遅延上限値とに基いて
    算出されることを特徴とする請求項１２記載の論理合成
    方法。
14. 【請求項１４】 第２の工程と第３の工程との間に、 第２の組合せ回路と他の第２の組合せ回路との間にレベ
    ル変換回路が有るか否かを判定し、レベル変換回路が有
    る場合には、このレベル変換回路を削除する工程を有す
    ることを特徴とする請求項１２記載の論理合成方法。
15. 【請求項１５】 第２の工程は、 第１の組合せ回路を第２の組合せ回路に再合成した結
    果、新たに、何れかの第１の組合せ回路の出力が前記合
    成された第２の組合せ回路に入力された形の混在が生じ
    たか否かを判断し、その混在が生じた場合にはその第１
    の組合せ回路を第２の組合せ回路に再合成することを繰
    返す工程を有することを特徴とする請求項１又は請求項
    ２記載の論理合成方法。
16. 【請求項１６】 複数のレジスタ及びその各レジスタ間
    に位置する複数の組合せ回路を記述したレジスタトラン
    スファーレベルの設計データを入力し、 第１の工程における論理セルの接続情報は、前記入力し
    たレジスタトランスファーレベルの設計データから生成
    されることを特徴とする請求項１記載の論理合成方法。
17. 【請求項１７】 論理セルの接続情報を記載したネット
    リストを入力し、 第１の工程における論理セルの接続情報は、前記入力し
    たネットリストに記載された論理セルの接続情報から生
    成されることを特徴とする請求項１記載の論理合成方
    法。
18. 【請求項１８】 論理セルの接続情報を表したスケマテ
    ィックを入力し、 第１の工程における論理セルの接続情報は、前記入力し
    たスケマティックに表された論理セルの接続情報から生
    成されることを特徴とする請求項１記載の論理合成方
    法。
19. 【請求項１９】 入力されたレジスタトランスファレベ
    ル、入力されたネットリスト、又は入力されたスケマテ
    ィックに基づく論理セルの接続情報を最適化し、 前記最適化された論理セルの接続情報を、第１の工程に
    おける論理セルの接続情報として用いることを特徴とす
    る請求項１６、請求項１７又は請求項１８記載の論理合
    成方法。
20. 【請求項２０】 第３の工程の後、 各レジスタのタイミングを検証する工程を有することを
    特徴とする請求項１、請求項２又は請求項３記載の論理
    合成方法。
21. 【請求項２１】 複数のレジスタ、及び前記各レジスタ
    の間に各々１個配置された組合せ回路を備えた半導体集
    積回路であって、 前記複数の組合せ回路のうち一部の組合せ回路は、低電
    圧源を電圧源とする第１の組合せ回路より成り、 前記複数の組合せ回路のうち他の組合せ回路は、各々、
    その内部の一部が、高電圧源を電圧源とする第２の組合
    せ回路により成り、その内部の残部が前記第１の組合せ
    回路より成り、 前記複数のレジスタのうち、出力側に第２の組合せ回路
    が位置するレジスタは、前記高電圧源を含む電圧源を電
    圧源とするレジスタにより構成されることを特徴とする
    半導体集積回路。
22. 【請求項２２】 組合せ回路の内部の一部は、その組合
    せ回路の前部であり、組合せ回路の内部の残部は、その
    組合せ回路の後部であることを特徴とする請求項２１記
    載の半導体集積回路。
23. 【請求項２３】 前記複数のレジスタのうち、入力側に
    第１の組合せ回路が位置すると共に出力側に第２の組合
    せ回路が位置するレジスタは、 低電圧源を電圧源とするデータ一時記憶部と、高電圧源
    を電圧源として前記データ一時記憶部の低電圧の出力信
    号を高電圧の出力信号にレベル変換するレベル変換回路
    とを有するレジスタにより構成されることを特徴とする
    請求項２１又は請求項２２記載の半導体集積回路。
24. 【請求項２４】 出力側に第２の組合せ回路が位置する
    レジスタのうち、半導体集積回路の最前段に位置するレ
    ジスタは、高電圧源を電圧源とするデータ一時記憶部を
    有し且つレベル変換回路を有しないレジスタにより構成
    されることを特徴とする請求項２１又は請求項２２記載
    の半導体集積回路。
25. 【請求項２５】 複数のレジスタのうち、入力側及び出
    力側に各々第１の組合せ回路が位置するレジスタ、及び
    入力側に第２の組合せ回路が位置すると共に出力側に第
    １の組合せ回路が位置するレジスタは、各々、低電圧源
    を電圧源としレベル変換回路を有しないレジスタにより
    構成され、 前記複数のレジスタのうち、入力側及び出力側に各々第
    ２の組合せ回路が位置するレジスタは、低電圧源を電圧
    源とするデータ一時記憶部と、高電圧源を電圧源として
    前記データ一時記憶部の低電圧の出力信号を高電圧の出
    力信号にレベル変換するレベル変換回路とを有するレジ
    スタにより構成されることを特徴とする請求項２１又は
    請求項２２記載の半導体集積回路。
26. 【請求項２６】 組合せ回路の一部は、その組合せ回路
    の最後部であり、 組合せ回路の残部は、その組合せ回路の前記最後部を除
    く部分であり、 前記最後部の前段には、高電圧源を電圧源とするレベル
    変換回路が配置されることを特徴とする請求項２１記載
    の半導体集積回路。
27. 【請求項２７】 低電圧源を電圧源とし且つ各レジスタ
    にクロックを供給するクロック供給手段を有することを
    特徴とする請求項２１、請求項２２又は請求項２６記載
    の半導体集積回路。
28. 【請求項２８】 レベル変換回路を有するレジスタはフ
    リップフロップ回路より成り、 前記フリップフロップ回路は、 低電圧源を電圧源とし直列接続されたマスターラッチ及
    びスレーブラッチと、高電圧源を電圧源とする出力バッ
    ファーと、前記スレーブラッチと前記出力バッファとの
    間に介在され前記スレーブラッチから入力した低電圧の
    信号を高電圧の信号にレベル変換して前記出力バッファ
    に出力するレベル変換回路とを有することを特徴とする
    請求項２１、請求項２２又は請求項２６記載の半導体集
    積回路。
29. 【請求項２９】 レベル変換回路を有しないレジスタは
    フリップフロップ回路より成り、 前記フリップフロップ回路は、 低電圧源を電圧源とし直列接続されたマスターラッチ及
    びスレーブラッチと、低電圧源を電圧源とし前記スレー
    ブラッチからの出力信号を入力する出力バッファーとを
    有することを特徴とする請求項２５記載の半導体集積回
    路。
30. 【請求項３０】 レベル変換回路を有するレジスタはラ
    ッチ回路より成り、 前記ラッチ回路は、 低電圧源を電圧源とするラッチ部と、高電圧源を電圧源
    とする出力バッファーと、前記ラッチ部と前記出力バッ
    ファとの間に介在され前記ラッチ部から入力した低電圧
    の信号を高電圧にレベル変換して前記出力バッファに出
    力するレベル変換回路とを有することを特徴とする請求
    項２１、請求項２２又は請求項２６記載の半導体集積回
    路。
31. 【請求項３１】 レベル変換回路を有しないレジスタは
    ラッチ回路より成り、 前記ラッチ回路は、 低電圧源を電圧源とするラッチ部と、低電圧源を電圧源
    とし前記ラッチ部からの出力信号を入力する出力バッフ
    ァーとを有することを特徴とする請求項２５記載の半導
    体集積回路。
32. 【請求項３２】 レベル変換回路は、 ２個のＰＭＯＳ型トランジスタと、２個のＮＭＯＳ型ト
    ランジスタとにより構成され、 一方のＰＭＯＳ型トランジスターのゲートは他方のＰＭ
    ＯＳ型トランジスターのドレインに接続され、前記一方
    のＰＭＯＳ型トランジスターのドレインは前記他方のＰ
    ＭＯＳ型トランジスターのゲートに接続され、前記２個
    のＰＭＯＳ型トランジスターのソースは高電圧源に接続
    され、 前記２個のＮＭＯＳ型トランジスターは、その両ゲート
    に、相補の信号を出力するスレーブラッチの前記相補の
    信号が入力され、その各ドレインが前記２個のＰＭＯＳ
    型トランジスターの各ドレインに接続され、前記２個の
    ＮＭＯＳ型トランジスターの各ソースが接地され、 前記２個のＮＭＯＳ型トランジスターの各ドレインの電
    位を信号として出力することを特徴とする請求項２１、
    請求項２２又は請求項２６記載の半導体集積回路。
33. 【請求項３３】 レベル変換回路は、 ２個のＰＭＯＳ型トランジスタと、 ２個のＣＭＯＳ型インバータとを備え、 前記各ＣＭＯＳ型インバータは、直列接続された１個の
    ＰＭＯＳ型トランジスタ及び１個のＮＭＯＳ型トランジ
    スタより成ると共に、前記ＰＭＯＳ型及びＮＭＯＳ型の
    両トランジスターの両ゲートを入力端子とし、前記ＰＭ
    ＯＳ型及びＮＭＯＳ型の両トランジスターの直列接続部
    を出力端子とするものであり、 前記２個のＣＭＯＳ型インバータの入力端子には、相補
    の信号を出力するスレーブラッチの前記相補の信号が入
    力され、 前記２個のＰＭＯＳ型トランジスタは、その両ドレイン
    が前記両ＣＭＯＳ型インバータのＰＭＯＳ型トランジス
    タのソースに各々接続され、その各ソースは高電圧源に
    接続され、 前記２個のＣＭＯＳ型インバータのＮＭＯＳ型トランジ
    スタのソースは接地され、 前記各ＣＭＯＳ型インバー
    タの出力端子は、直列接続されない側のＰＭＯＳ型トラ
    ンジスタのゲートに各々接続され、 前記２個のＣＭＯＳ型インバータの各出力端子の電位を
    信号として出力することを特徴とする請求項２１、請求
    項２２又は請求項２６記載の半導体集積回路。
34. 【請求項３４】 低電圧源及び高電圧源は各々外部から
    入力されることを特徴とする請求項２１、請求項２２又
    は請求項２６記載の半導体集積回路。
35. 【請求項３５】 入出力パッドの配置領域と、内部コア
    部とを有し、 前記内部コア部に、複数のレジスタと複数の組合せ回路
    とが配置されると共にメモリのセル部が配置されること
    を特徴とする請求項２１、請求項２２又は請求項２６記
    載の半導体集積回路。
36. 【請求項３６】 一列に配置された所定個の演算素子を
    一段として、この一列の演算素子が複数段配置され、 最前段の演算素子は外部から信号を受け、前記最前段の
    演算素子を除く各段の演算素子は、前段に位置する演算
    素子からの出力を受け、最後段の演算素子は演算結果を
    外部出力する演算回路において、 前記最後段の演算素子は高電圧源を電圧源とし、前記最
    後段の演算素子を除く演算素子は低電圧源を電圧源と
    し、 前記最後段の演算素子とその前段の演算素子との間に
    は、前記高電圧源を電圧源とし且つ前記最後段の演算素
    子の前段に位置する演算素子からの低電圧の出力信号を
    前記高電圧源の高電圧を持つ出力信号にレベル変換する
    レベル変換回路が配置されることを特徴とする演算回
    路。
37. 【請求項３７】 演算回路は、複数個の加算素子を有す
    る加算器であることを特徴とする請求項３６記載の演算
    回路。
38. 【請求項３８】 演算回路は、 複数個の論理積回路と複数個のアダーとがアレイ状に配
    置され、最下段に多ビットのアダーが配置されたキャリ
    ーセーブ方式の並列乗算器であることを特徴とする請求
    項３６記載の演算回路。
39. 【請求項３９】 複数のレジスタ及び、前記複数のレジ
    スタの間に各々１個配置された組合せ回路を備えた半導
    体集積回路を、論理セルの接続情報に基いて合成する論
    理合成方法であって、 前記何れかの組合せ回路の信号伝搬遅延時間が設計上の
    遅延上限値以下の場合には、この組合せ回路を、低電圧
    源を電圧源とする第１の組合せ回路に合成し、前記何れ
    かの組合せ回路の信号伝搬遅延時間が設計上の遅延上限
    値を越える場合には、この組合せ回路を、高電圧源を電
    圧源とする第２の組合せ回路に合成する第１の工程と、 前記レジスタを、低電圧源を電圧源とするレジスタに合
    成する第２の工程とを有することを特徴とする論理合成
    方法。
40. 【請求項４０】 前記高電圧源の電圧と前記低電圧源の
    電圧との電位差は、前記組合せ回路及びレジスタを構成
    するトランジスタのしきい値電圧以下の値に設定される
    ことを特徴とする請求項３９記載の論理合成方法。
41. 【請求項４１】 第１の工程は、 最初に、全ての組合せ回路を第１の組合せ回路を用いて
    合成すると共に全てのレジスタを前記低電圧源を電圧源
    とするレジスタを用いて合成し、 次いで、前記合成した第１の組合せ回路の信号伝搬遅延
    時間が設計上の遅延上限値を越えるか否かを判定し、設
    計上の遅延上限値を越える第１の組合せ回路が有る場合
    には、その全ての第１の組合せ回路を第２の組合せ回路
    に再合成することを特徴とする請求項３９又は請求項４
    ０記載の論理合成方法。
42. 【請求項４２】 第１の工程は、 最初に、第１の組合せ回路及び低電圧源により駆動され
    るレジスタを用いて、前記低電圧源により駆動されるレ
    ジスタ及び前記第１の組合せ回路を合せた信号伝搬遅延
    時間を見積り、 次いで、前記見積り結果が設計上の遅延上限値を越える
    か否かを判定し、設計上の遅延上限値以下となる第１の
    組合せ回路が有る場合には、その第１の組合せ回路を第
    １の組合せ回路に合成し、前記見積り結果が設計上の遅
    延上限値を越える第１の組合せ回路が有る場合には、そ
    の第１の組合せ回路を第２の組合せ回路に合成すること
    を特徴とする請求項３９又は請求項４０記載の論理合成
    方法。
43. 【請求項４３】 複数のレジスタ及び、前記複数のレジ
    スタの間に各々１個配置された組合せ回路を備えた半導
    体集積回路を、論理セルの接続情報に基いて合成する論
    理合成方法であって、 前記何れかの組合せ回路の信号伝搬遅延時間が設計上の
    遅延上限値以下の場合には、この組合せ回路を、低電圧
    源を電圧源とする第１の組合せ回路に合成し、前記何れ
    かの組合せ回路の信号伝搬遅延時間が設計上の遅延上限
    値を越える場合には、この組合せ回路の一部を、高電圧
    源を電圧源とする第２の組合せ回路に合成し、その組合
    せ回路の残部を、低電圧源を電圧源とする第２の組合せ
    回路に合成する第１の工程と、 前記レジスタを、低電圧源を電圧源とするレジスタに合
    成する第２の工程とを有することを特徴とする論理合成
    方法。
44. 【請求項４４】 第１の工程において、 信号伝搬遅延時間が設計上の遅延上限値を越える組合せ
    回路の中に、検索範囲としての所定サイズのウインドウ
    を複数個設定し、 前記複数個のウインドウのうち、その各ウインドウ内に
    ある組合せ部の合計面積が最小又は遅延が最小であるウ
    インドウを選択し、この選択したウインドウ内の組合せ
    部を、前記組合せ回路の一部として、第２の組合せ回路
    に合成することを特徴とする請求項４３記載の論理合成
    方法。
45. 【請求項４５】 前記ウインドウの所定サイズは、前記
    信号伝搬遅延時間と前記設計上の遅延上限値とに基いて
    算出されることを特徴とする請求項４４記載の論理合成
    方法。
46. 【請求項４６】 複数のレジスタ、及び前記各レジスタ
    の間に各々１個配置された組合せ回路を備えた半導体集
    積回路であって、 前記複数の組合せ回路のうち、一部の組合せ回路は、低
    電圧源を電圧源とする第１の組合せ回路より成り、他の
    組合せ回路は、高電圧源を電圧源とする第２の組合せ回
    路より成り、 前記複数のレジスタは、前記低電圧源を電圧源とするレ
    ジスタにより構成され、 前記複数のレジスタは、デー
    タ一時記憶部を有し且つレベル変換回路を有しないこと
    を特徴とする半導体集積回路。
47. 【請求項４７】 他の組合せ回路は、その内部の一部
    が、高電圧源を電圧源とする第２の組合せ回路より成
    り、その内部の残部が、低電圧源を電圧源とする第２の
    組合せ回路より成ることを特徴とする請求項４６記載の
    半導体集積回路。
48. 【請求項４８】 低電圧源を電圧源とし且つ各レジスタ
    にクロックを供給するクロック供給手段を有することを
    特徴とする請求項４６又は請求項４７記載の半導体集積
    回路。
49. 【請求項４９】 各レジスタはフリップフロップ回路よ
    り成り、 前記フリップフロップ回路は、 低電圧源を電圧源とし且つ直列接続されたマスターラッ
    チ及びスレーブラッチを有することを特徴とする請求項
    ４６又は請求項４７記載の半導体集積回路。
50. 【請求項５０】 各レジスタはラッチ回路より成り、 前記ラッチ回路は、 低電圧源を電圧源とするラッチ部を有することを特徴と
    する請求項４６又は請求項４７記載の半導体集積回路。