JPH0917957A - ヒュージングシステム - Google Patents
ヒュージングシステムInfo
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- JPH0917957A JPH0917957A JP7269832A JP26983295A JPH0917957A JP H0917957 A JPH0917957 A JP H0917957A JP 7269832 A JP7269832 A JP 7269832A JP 26983295 A JP26983295 A JP 26983295A JP H0917957 A JPH0917957 A JP H0917957A
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- Japan
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- serial
- serial data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N17/00—Diagnosis, testing or measuring for television systems or their details
- H04N17/06—Diagnosis, testing or measuring for television systems or their details for recorders
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- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ヒュージングのための外部ピンを減らし、希
望するヒュージングポイントをすべて選択的にヒュージ
ングするヒュージングシステムを提供する。 【解決手段】 電源及び外部ピンから入力される信号を
インターフェースするためのインターフェース部と、前
記インターフェース部から出力される信号を受け情報を
検索し、ヒュージングすべきデータはヒュージング回路
へ送り、ヒュージングが要らないデータはそのまま出力
するためのロジック部と、前記ロジック部から受けたデ
ータをヒュージングするためのヒュージング回路とを設
ける。
望するヒュージングポイントをすべて選択的にヒュージ
ングするヒュージングシステムを提供する。 【解決手段】 電源及び外部ピンから入力される信号を
インターフェースするためのインターフェース部と、前
記インターフェース部から出力される信号を受け情報を
検索し、ヒュージングすべきデータはヒュージング回路
へ送り、ヒュージングが要らないデータはそのまま出力
するためのロジック部と、前記ロジック部から受けたデ
ータをヒュージングするためのヒュージング回路とを設
ける。
Description
【０００１】
【発明の属する技術分野】本発明はヒュージングシステ
ムに関し、より詳細に説明すると、集積回路を製造する
ことに当たり、ヒュージブルリンクのヒュージングをウ
ェハ上で行うものではなく、パッケージ上で３つのピン
のみでヒュージングしようとするポイントを全て選択的
にヒュージングできるヒュージングシステムに関する。
ムに関し、より詳細に説明すると、集積回路を製造する
ことに当たり、ヒュージブルリンクのヒュージングをウ
ェハ上で行うものではなく、パッケージ上で３つのピン
のみでヒュージングしようとするポイントを全て選択的
にヒュージングできるヒュージングシステムに関する。
【０００２】
【従来の技術】一般的に集積回路(IC)の製造工程に当た
り、同一な集積回路を製造するとしても製造された集積
回路の電気的な特性は様々である。なぜならば、集積回
路の製造工程の特徴上製造される過程が複雑であり、か
つ数段階を経て完成される特徴があるので常に同じ条件
を維持し難い為である。
り、同一な集積回路を製造するとしても製造された集積
回路の電気的な特性は様々である。なぜならば、集積回
路の製造工程の特徴上製造される過程が複雑であり、か
つ数段階を経て完成される特徴があるので常に同じ条件
を維持し難い為である。
【０００３】したがって、製造された集積回路の最終の
電気的な特性は設計目標の中心値を基準として異なる特
性分布を有する。しかし、集積回路が適用される製品で
は電気的な特性分布をできるかぎり小さくするより管理
すべき項目がある。
電気的な特性は設計目標の中心値を基準として異なる特
性分布を有する。しかし、集積回路が適用される製品で
は電気的な特性分布をできるかぎり小さくするより管理
すべき項目がある。
【０００４】たとえば、VTR のVHS 規格のNTSC方式に当
たり、映像信号のシンクチップに対するFM搬送波周波数
は3.4 ±0.1MHzと明示されている。したがって、前記規
格に適合するVTR を制作する為には規定されている規格
を守らなければならない。
たり、映像信号のシンクチップに対するFM搬送波周波数
は3.4 ±0.1MHzと明示されている。したがって、前記規
格に適合するVTR を制作する為には規定されている規格
を守らなければならない。
【０００５】
【発明が解決しようとする課題】ところが、集積回路の
設計目標を正確にして設計し、製造したとしても集積回
路の目標仕様を満たさない場合がある。従って、このよ
うな問題を解決する為に用いられた方法の中の一つがヒ
ュージングを利用した集積回路の電気的特性調整方法で
ある。すなわち、抵抗値を調整したり、電流値を調整し
たり電圧レベルを調整したりして集積回路の電気的特性
を中心値に当たるように調整する為の方法の一つとして
ヒュージング技術が使用される。
設計目標を正確にして設計し、製造したとしても集積回
路の目標仕様を満たさない場合がある。従って、このよ
うな問題を解決する為に用いられた方法の中の一つがヒ
ュージングを利用した集積回路の電気的特性調整方法で
ある。すなわち、抵抗値を調整したり、電流値を調整し
たり電圧レベルを調整したりして集積回路の電気的特性
を中心値に当たるように調整する為の方法の一つとして
ヒュージング技術が使用される。
【０００６】集積回路の製造上、必要によりヒュージン
グするに当たり、従来は集積回路を組み立てる前にウェ
ハ上でヒュージングしようとする素子の両端にパッドを
設定して必要の際パッドの両端に電圧あるいは電流を印
加してヒュージングされる方式が使われて来た。
グするに当たり、従来は集積回路を組み立てる前にウェ
ハ上でヒュージングしようとする素子の両端にパッドを
設定して必要の際パッドの両端に電圧あるいは電流を印
加してヒュージングされる方式が使われて来た。
【０００７】しかし、ウェハ状態ではヒュージングされ
る集積回路の電気的特性と、組み立てられたパッケージ
状態でヒュージングされた集積回路の電気的特性とには
差がある。なぜならばウェハ状態では周囲の温度、光、
電源のインターコネクション状態などによりチップの電
気的特性が影響を受けやすい為である。したがって一層
正確な電気的特性を確保する為にはパッケージ状態で必
要な部分のヒュージングを実現することが必要である。
る集積回路の電気的特性と、組み立てられたパッケージ
状態でヒュージングされた集積回路の電気的特性とには
差がある。なぜならばウェハ状態では周囲の温度、光、
電源のインターコネクション状態などによりチップの電
気的特性が影響を受けやすい為である。したがって一層
正確な電気的特性を確保する為にはパッケージ状態で必
要な部分のヒュージングを実現することが必要である。
【０００８】しかし、ウェハ上ではヒュージングしよう
とする両端にプロービングチップで直接に電圧または電
流を印加してヒュージングすることができるが、パッケ
ージ上では限られたピン数のため希望する所のヒュージ
ングをし難いと言う短所がある。
とする両端にプロービングチップで直接に電圧または電
流を印加してヒュージングすることができるが、パッケ
ージ上では限られたピン数のため希望する所のヒュージ
ングをし難いと言う短所がある。
【０００９】すなわち、パッケージ状態でのヒュージン
グはヒュージングしようとする所をピンで連結して容易
に実現できるが、ヒュージングすべき所が多い場合には
ピン数が増えてパッケージの大きさが比例的に増加し、
それにより製造費用が増えて集積回路が適用される製品
のPCB(Printed Circuit Board)サイズが増加して同一機
能を行う集積回路に対する競争力が落ちるという短所が
ある。
グはヒュージングしようとする所をピンで連結して容易
に実現できるが、ヒュージングすべき所が多い場合には
ピン数が増えてパッケージの大きさが比例的に増加し、
それにより製造費用が増えて集積回路が適用される製品
のPCB(Printed Circuit Board)サイズが増加して同一機
能を行う集積回路に対する競争力が落ちるという短所が
ある。
【００１０】
【課題を解決するための手段】したがって、本発明の目
的は従来の短所を解決するためのものであって、３つの
ピンだけで希望する数十のポイントをヒュージングし、
製造費用を減らすヒュージングシステムを提供する。
的は従来の短所を解決するためのものであって、３つの
ピンだけで希望する数十のポイントをヒュージングし、
製造費用を減らすヒュージングシステムを提供する。
【００１１】前記目的を達成しようとする本発明の構成
は、電源および外部ピンから入力される信号をインター
フェースするためのインターフェース部と、前記インタ
ーフェース部から出力される信号を受けて情報を検索
し、ヒュージングすべきデータはヒュージング回路へ送
り、ヒュージングが要らないデータはそのまま出力する
ためのロジック部と、前記ロジック部から受けたデータ
をヒュージングするためのヒュージング回路とからな
る。
は、電源および外部ピンから入力される信号をインター
フェースするためのインターフェース部と、前記インタ
ーフェース部から出力される信号を受けて情報を検索
し、ヒュージングすべきデータはヒュージング回路へ送
り、ヒュージングが要らないデータはそのまま出力する
ためのロジック部と、前記ロジック部から受けたデータ
をヒュージングするためのヒュージング回路とからな
る。
【００１２】
【発明の実施の形態】前記構成に基づいて本発明が実施
できる好適の実施の形態を添付の図面を参照して説明す
ると次の通りである。図１に示されているとおり本発明
の実施の形態に基づいたヒュージングシステムの構成
は、外部の電源が入力されるセット端子(S) 及び信号が
入力されるためのクロック端子(CK)、データ端子(D) が
インターフェース部(1) の入力となり、前記インターフ
ェース部(1) から出力される信号は前記ロジック部(2)
に連結され、前記ロジック部(2) はヒュージング回路
(3) に連結される構造からなる。
できる好適の実施の形態を添付の図面を参照して説明す
ると次の通りである。図１に示されているとおり本発明
の実施の形態に基づいたヒュージングシステムの構成
は、外部の電源が入力されるセット端子(S) 及び信号が
入力されるためのクロック端子(CK)、データ端子(D) が
インターフェース部(1) の入力となり、前記インターフ
ェース部(1) から出力される信号は前記ロジック部(2)
に連結され、前記ロジック部(2) はヒュージング回路
(3) に連結される構造からなる。
【００１３】図２に図示されているように前記ロジック
部(2) の詳細な構成は、データ信号(D) とクロック(CK)
信号が入力される第１、第２シリアルデータブロック(1
0,20) にエンドマークをデコーディングするためのエン
ドマークデコーディングブロック(30)が連結され、前記
シリアルデータブロック(20)とエンドマークデコーディ
ングブロック(30)はシリアルパラレル変換器(40)に連結
され、その出力はアドレスデコーディング部(50)とラッ
チ部(60)に連結され、前記アドレスデコーディング(50)
の出力は第１、第２ラッチ部(60,70) に連結され、前記
第１ラッチ部(60)の出力はセレクタ(80)に連結される構
造からなる。
部(2) の詳細な構成は、データ信号(D) とクロック(CK)
信号が入力される第１、第２シリアルデータブロック(1
0,20) にエンドマークをデコーディングするためのエン
ドマークデコーディングブロック(30)が連結され、前記
シリアルデータブロック(20)とエンドマークデコーディ
ングブロック(30)はシリアルパラレル変換器(40)に連結
され、その出力はアドレスデコーディング部(50)とラッ
チ部(60)に連結され、前記アドレスデコーディング(50)
の出力は第１、第２ラッチ部(60,70) に連結され、前記
第１ラッチ部(60)の出力はセレクタ(80)に連結される構
造からなる。
【００１４】前記シリアルデータ(D) の構成は図３に図
示されているように、ヒューズストップと実際データ(A
DJ1,....,ADJn)とヒューズスタートを含む構造からな
る。また、図３の１フレームの構造は図４に図示されて
いるようにアドレスとデータとエンドマークとからな
る。
示されているように、ヒューズストップと実際データ(A
DJ1,....,ADJn)とヒューズスタートを含む構造からな
る。また、図３の１フレームの構造は図４に図示されて
いるようにアドレスとデータとエンドマークとからな
る。
【００１５】前記構成による本発明の実施の形態に基づ
いたヒュージングシステムの作用は次の通りである。本
発明の実施の形態に基づいたヒュージングシステムはシ
リアルデータをどのように構成するかにより調整モード
とヒュージングモードとに区分して作動させる。まず、
調整モードの際には本ヒュージングシステムが適用され
る集積回路でどのポイントをヒュージングすると電気的
特性が最適な状態になるかをチェックする。
いたヒュージングシステムの作用は次の通りである。本
発明の実施の形態に基づいたヒュージングシステムはシ
リアルデータをどのように構成するかにより調整モード
とヒュージングモードとに区分して作動させる。まず、
調整モードの際には本ヒュージングシステムが適用され
る集積回路でどのポイントをヒュージングすると電気的
特性が最適な状態になるかをチェックする。
【００１６】図４に図示されているように調整モードで
はデータの構成ビット数がn 個なら2nだけの情報を持
ち、各アドレスにおいて最適の情報が何であるかを判断
した後、その情報をヒュージングモード時のデータとし
て使用する。また、シリアルデータは図３に図示されて
いるが、ここでヒューズスタート信号の次のデータはヒ
ュージング回路（3 ）に行き、ヒューズスタート信号の
次のデータは即時出力される。
はデータの構成ビット数がn 個なら2nだけの情報を持
ち、各アドレスにおいて最適の情報が何であるかを判断
した後、その情報をヒュージングモード時のデータとし
て使用する。また、シリアルデータは図３に図示されて
いるが、ここでヒューズスタート信号の次のデータはヒ
ュージング回路（3 ）に行き、ヒューズスタート信号の
次のデータは即時出力される。
【００１７】前記のようなシリアルデータ(D) がクロッ
ク信号(CK)と電源とともに印加されてインターフェース
部(1) を通じてロジック部(2) に印加されれば、本発明
の実施の形態に基づいたヒュージングシステムの動作が
始まる。シリアルデータ(D) は図２のデータ(D) 端子を
通じて第１シリアルデータブロック(10)に入力され、そ
のとなりの第２シリアルデータブロック(20)にまで連続
に入力される。
ク信号(CK)と電源とともに印加されてインターフェース
部(1) を通じてロジック部(2) に印加されれば、本発明
の実施の形態に基づいたヒュージングシステムの動作が
始まる。シリアルデータ(D) は図２のデータ(D) 端子を
通じて第１シリアルデータブロック(10)に入力され、そ
のとなりの第２シリアルデータブロック(20)にまで連続
に入力される。
【００１８】この際、第１シリアルデータブロック(10)
に入力されたシリアルデータ(D) 中のエンドマークがエ
ンドマークデコーディング(30)に入力され１フレームが
入力されたことを認知する。すなわち、図２の第１シリ
アルデータブロック(10)にはエンドマークが位置し、そ
のとなりの第２シリアルデータブロック(20)にはアドレ
スとデータとが位置する。
に入力されたシリアルデータ(D) 中のエンドマークがエ
ンドマークデコーディング(30)に入力され１フレームが
入力されたことを認知する。すなわち、図２の第１シリ
アルデータブロック(10)にはエンドマークが位置し、そ
のとなりの第２シリアルデータブロック(20)にはアドレ
スとデータとが位置する。
【００１９】前記シリアルデータ(D) はシリアルパラレ
ル変換器(40)に入力されパラレル形態に変換された後、
アドレスデコーディング部(50)に入力される。前記アド
レスデコーディング部(50)でパラレルデータのアドレス
部分を認識して調整モードかヒュージングモードかを判
断し、それに合う住所にデータ部分を伝送する。
ル変換器(40)に入力されパラレル形態に変換された後、
アドレスデコーディング部(50)に入力される。前記アド
レスデコーディング部(50)でパラレルデータのアドレス
部分を認識して調整モードかヒュージングモードかを判
断し、それに合う住所にデータ部分を伝送する。
【００２０】すなわち、調整モードの場合には第１ラッ
チ部(60)を通じてセレクタ(80)に送り、ヒュージングモ
ードである場合には第１ラッチ部(60)および第２ラッチ
部(70)を通じてヒュージング回路(3) にデータ(CADJ1〜
CADJn)を伝送する。ヒュージング回路(3) に入力された
データは最適の情報でヒュージングされ、ロジック部
(2) のセレクタ(80)にデータ(FADJ1〜FADJn)を伝送す
る。
チ部(60)を通じてセレクタ(80)に送り、ヒュージングモ
ードである場合には第１ラッチ部(60)および第２ラッチ
部(70)を通じてヒュージング回路(3) にデータ(CADJ1〜
CADJn)を伝送する。ヒュージング回路(3) に入力された
データは最適の情報でヒュージングされ、ロジック部
(2) のセレクタ(80)にデータ(FADJ1〜FADJn)を伝送す
る。
【００２１】ヒュージングが完了された後にはセット(S
ET) 端子はグラウンドに連結してロジック的にロー状態
になるようにして、集積回路が電子製品に適用され動作
をするに差し支えがないようにする。
ET) 端子はグラウンドに連結してロジック的にロー状態
になるようにして、集積回路が電子製品に適用され動作
をするに差し支えがないようにする。
【００２２】前記したようなヒュージングシステムは集
積回路の無調整化のための方法として用いられるが、ヒ
ュージングを進行する前に集積回路の電気的特性上のあ
るポイントをヒュージングすると、集積回路を電子製品
に適用するとしても集積回路の電気的特性を調整せずに
特性のすぐれた電子製品の生産可能性を測定する。
積回路の無調整化のための方法として用いられるが、ヒ
ュージングを進行する前に集積回路の電気的特性上のあ
るポイントをヒュージングすると、集積回路を電子製品
に適用するとしても集積回路の電気的特性を調整せずに
特性のすぐれた電子製品の生産可能性を測定する。
【００２３】その後、測定された結果をヒュージングと
言う段階をへてそれぞれの集積回路を常に最適の電気的
特性に維持させる。これにより電子製品製造企業では電
子製品の製造上いかなる微細な調整も要らないため、生
産性の向上に伴う相当な製造原価の節減および競争力の
確保が可能となり、売上の増大を図ることができる。
言う段階をへてそれぞれの集積回路を常に最適の電気的
特性に維持させる。これにより電子製品製造企業では電
子製品の製造上いかなる微細な調整も要らないため、生
産性の向上に伴う相当な製造原価の節減および競争力の
確保が可能となり、売上の増大を図ることができる。
【００２４】
【発明の効果】以上のように本発明の実施の形態では３
つのピンだけで希望する数十のポイントをヒュージング
することが出来るため、製造費用を減らして生産性を向
上できる利点を持つヒュージングシステムが提供でき
る。
つのピンだけで希望する数十のポイントをヒュージング
することが出来るため、製造費用を減らして生産性を向
上できる利点を持つヒュージングシステムが提供でき
る。
【図１】図１は本発明の実施の形態に基づいたヒュージ
ングシステムのブロック構成図である。
ングシステムのブロック構成図である。
【図２】図２は本発明の実施の形態に基づいたヒュージ
ングシステムのロジック部の詳細図である。
ングシステムのロジック部の詳細図である。
【図３】図３はシリアルデータの構成図である。
【図４】図４は、図３の１フレーム単位のデータ構成図
である。
である。
１：インターフェース部 ２：ロジック部 ３：ヒュージング部 １０、２０：第１、第２シリアルデータブロック ３０：エンドマークデコーディング部 ４０：シリアルパラレル変換器 ５０：アドレスデコーディング部 ６０、７０：第１、第２ラッチ部 ８０：セレクタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00
Claims (5)
- 【請求項１】 電源及び外部ピンから入力される信号を
インタフェースするためのインターフェース部と、 前記インターフェース部から出力される信号を受け情報
を検索し、ヒュージングすべきデータはヒュージング回
路へ送り、ヒュージングが要らないデータはそのまま出
力するためのロジック部と、 前記ロジック部から受けたデータをヒュージングするた
めのヒュージング回路とからなることを特徴とするヒュ
ージングシステム。 - 【請求項２】 前記インターフェース部は３つの外部ピ
ンを有し、それぞれクロック信号、データ、電源が入力
されることを特徴とする請求項１記載のヒュージングシ
ステム。 - 【請求項３】 前記ロジック部は、 シリアルデータ信号中のエンドマークとクロック信号が
入力される第１シリアルデータブロックと、 前記シリアルデータ信号中のアドレス及びデータと前記
クロック信号が入力される第２シリアルデータブロック
と、 前記第１シリアルデータブロック中に格納された前記エ
ンドマークをデコーディングするエンドマークデコーデ
ィングブロックと、 前記第２シリアルデータブロックと前記エンドマークデ
コーディングブロックに接続され前記第２シリアルデー
タブロックに格納された前記アドレス及びデータをシリ
アルパラレル変換するシリアルパラレル変換器と、 前記データを一時的に格納する第１および第２ラッチ部
と、 前記第１ラッチ部からのデータと前記ヒュージング回路
からのデータとを格納し、選択的に出力するセレクタ
と、 前記シリアルパラレル変換器から出力されるアドレスを
前記クロック信号に従ってデコーディングし調整モード
かヒュージングモードかを判断し、調整モードの場合に
は前記第１ラッチ部を通じて前記セレクタに、ヒュージ
ングモードの場合には前記第１ラッチ部および前記第２
ラッチ部を通じて前記ヒュージング回路に前記データを
伝送するアドレスデコーディング部と、からなることを
特徴とする請求項１記載のヒュージングシステム。 - 【請求項４】 前記シリアルデータは所望の位置の多数
のポイントをヒュージングするように構成されることを
特徴とする請求項３記載のヒュージングシステム。 - 【請求項５】 前記シリアルデータの構成は、ヒューズ
ストップと実際のデータ(ADJ1,...., ADJn）とヒューズ
スタートを含む構造からなることを特徴とする請求項３
または４記載のヒュージングシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR39687 | 1994-12-30 | ||
| KR1019940039687A KR0140030B1 (ko) | 1994-12-30 | 1994-12-30 | 퓨징 시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917957A true JPH0917957A (ja) | 1997-01-17 |
Family
ID=19405738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7269832A Pending JPH0917957A (ja) | 1994-12-30 | 1995-10-18 | ヒュージングシステム |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0917957A (ja) |
| KR (1) | KR0140030B1 (ja) |
| DE (1) | DE19548984A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330249A (ja) * | 1998-04-30 | 1999-11-30 | Micronas Intermetall Gmbh | 集積回路をパラメ―タ化するための方法とそのための集積回路配置構成 |
| JP2009016657A (ja) * | 2007-07-06 | 2009-01-22 | Tokyo Electron Ltd | レジストパターンの再形成方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0154667B1 (ko) * | 1995-10-13 | 1998-12-01 | 김광호 | 퓨징회로 |
| DE19743271C1 (de) | 1997-09-30 | 1998-10-29 | Siemens Ag | Lineare Anordnung metallischer Sicherungsstrecken auf Wafern, wobei durch "Schießen" der Sicherungsstrecken Schaltungskenngrößen einstellbar sind |
| DE19912446C1 (de) * | 1999-03-19 | 2000-11-09 | Micronas Intermetall Gmbh | Einrichtung zum Einstellen von Betriebsgrößen in mehreren programmierbaren integrierten Schaltungen, insbesondere enthaltend jeweils einen Hallgenerator |
| DE10052484B4 (de) * | 2000-10-23 | 2006-04-13 | Stmicroelectronics Gmbh | Zappingschaltung und Zappingverfahren |
-
1994
- 1994-12-30 KR KR1019940039687A patent/KR0140030B1/ko not_active IP Right Cessation
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1995
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- 1995-12-28 DE DE19548984A patent/DE19548984A1/de not_active Ceased
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330249A (ja) * | 1998-04-30 | 1999-11-30 | Micronas Intermetall Gmbh | 集積回路をパラメ―タ化するための方法とそのための集積回路配置構成 |
| JP2009016657A (ja) * | 2007-07-06 | 2009-01-22 | Tokyo Electron Ltd | レジストパターンの再形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0140030B1 (ko) | 1998-07-15 |
| KR960026651A (ko) | 1996-07-22 |
| DE19548984A1 (de) | 1996-07-04 |
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