JPH09127201A - フィールドプログラマブルゲートアレイ検証方法 - Google Patents
フィールドプログラマブルゲートアレイ検証方法Info
- Publication number
- JPH09127201A JPH09127201A JP7282936A JP28293695A JPH09127201A JP H09127201 A JPH09127201 A JP H09127201A JP 7282936 A JP7282936 A JP 7282936A JP 28293695 A JP28293695 A JP 28293695A JP H09127201 A JPH09127201 A JP H09127201A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- fpga
- simulation
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】アンチヒューズ型ＦＰＧＡを用いた開発フロー
において、開発期間を短縮し開発コストを削減する。 【解決手段】論理シミュレーションステップ１２，遅延
値算出ステップ１４，遅延シミュレーションステップ１
５，低速ファンクションテストステップ１７とからなる
従来検証ステップと共に、プログラミングにより導通す
るアンチヒューズをもつＦＰＧＡのプログラミング後
に、アンチヒューズの導通抵抗を測定し回路定数を再設
定する測定・再設定ステップ２１と、この測定ステップ
後に各信号パス遅延値を再算出する遅延値再算出ステッ
プ２２と、各信号パス遅延値に基づき再び遅延シミュレ
ーションする再遅延シミュレーションステップ２３と、
を含んでいる。
において、開発期間を短縮し開発コストを削減する。 【解決手段】論理シミュレーションステップ１２，遅延
値算出ステップ１４，遅延シミュレーションステップ１
５，低速ファンクションテストステップ１７とからなる
従来検証ステップと共に、プログラミングにより導通す
るアンチヒューズをもつＦＰＧＡのプログラミング後
に、アンチヒューズの導通抵抗を測定し回路定数を再設
定する測定・再設定ステップ２１と、この測定ステップ
後に各信号パス遅延値を再算出する遅延値再算出ステッ
プ２２と、各信号パス遅延値に基づき再び遅延シミュレ
ーションする再遅延シミュレーションステップ２３と、
を含んでいる。
Description
【０００１】
【発明の属する技術分野】本発明はフィールドプログラ
マブルゲートアレイ（以下、ＦＰＧＡと称す）検証方法
に関し、特にアンチヒューズ型のＦＰＧＡを検証するＦ
ＰＧＡ検証方法に関する。
マブルゲートアレイ（以下、ＦＰＧＡと称す）検証方法
に関し、特にアンチヒューズ型のＦＰＧＡを検証するＦ
ＰＧＡ検証方法に関する。
【０００２】
【従来の技術】プログラミング後に導通するタイプのヒ
ューズ、すなわちアンチヒューズ型のＦＰＧＡは、顧客
サイドにおいて、論理設計した回路の素子配置および配
線をプログラミングすることができるため、顧客仕様の
ＦＰＧＡ開発が短納期となり、製品開発時の仕様確認お
よびサンプル試作、そして、量産立ち上げ時の少量生産
に用いられている。このアンチヒューズ型のＦＰＧＡ開
発ＴＡＴをさらに短縮するため、一般のＥＷＳ（Ｅｎｇ
ｉｎｅｅｒｉｎｇ Ｗｏｒｋ Ｓｔａｔｉｏｎ），ＰＣ
（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などを用い
て、論理設計し、この設計情報に基づき論理シミュレー
ション、回路素子の配置配線設計および遅延シミュレー
ションを実施し、プログラミング前に検証している。こ
の後、書込装置などを用いて、プログラミングし、低速
ファンクションテストを実施している。
ューズ、すなわちアンチヒューズ型のＦＰＧＡは、顧客
サイドにおいて、論理設計した回路の素子配置および配
線をプログラミングすることができるため、顧客仕様の
ＦＰＧＡ開発が短納期となり、製品開発時の仕様確認お
よびサンプル試作、そして、量産立ち上げ時の少量生産
に用いられている。このアンチヒューズ型のＦＰＧＡ開
発ＴＡＴをさらに短縮するため、一般のＥＷＳ（Ｅｎｇ
ｉｎｅｅｒｉｎｇ Ｗｏｒｋ Ｓｔａｔｉｏｎ），ＰＣ
（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などを用い
て、論理設計し、この設計情報に基づき論理シミュレー
ション、回路素子の配置配線設計および遅延シミュレー
ションを実施し、プログラミング前に検証している。こ
の後、書込装置などを用いて、プログラミングし、低速
ファンクションテストを実施している。
【０００３】このとき用いられるＥＷＳなどは、一般
に、回路図およびテストパターンの情報作成を支援する
支援手段と、回路図およびテストパターンの情報に基づ
き論理シミュレーションする論理シミュレーション手段
と、回路図の情報に基づき回路素子を配置配線する配置
配線手段と、回路素子の回路定数から回路の各信号パス
遅延値を算出する遅延値算出手段と、各信号パス遅延値
に基づき遅延シミュレーションする遅延シミュレーショ
ン手段とを備えている。また、書込装置などは、検証さ
れた設計情報を入力し、ＦＰＧＡのアンチヒューズをプ
ログラミングするプログラミング手段と、プログラミン
グによりＦＰＧＡ上に構成された回路を低速ファンクシ
ョンテストするテスト手段とを備えている。
に、回路図およびテストパターンの情報作成を支援する
支援手段と、回路図およびテストパターンの情報に基づ
き論理シミュレーションする論理シミュレーション手段
と、回路図の情報に基づき回路素子を配置配線する配置
配線手段と、回路素子の回路定数から回路の各信号パス
遅延値を算出する遅延値算出手段と、各信号パス遅延値
に基づき遅延シミュレーションする遅延シミュレーショ
ン手段とを備えている。また、書込装置などは、検証さ
れた設計情報を入力し、ＦＰＧＡのアンチヒューズをプ
ログラミングするプログラミング手段と、プログラミン
グによりＦＰＧＡ上に構成された回路を低速ファンクシ
ョンテストするテスト手段とを備えている。
【０００４】図２は、このＥＷＳ，書込装置などを用い
た従来のＦＰＧＡ検証方法を示すアンチヒューズ型ＦＰ
ＧＡによる開発フローの流れ図である。図２を参照する
と、このＦＰＧＡ開発フローは、論理設計ステップ１
１，論理シミュレーションステップ１２，配置配線ステ
ップ１３，遅延値算出ステップ１４，遅延シミュレーシ
ョンステップ１５，プログラミングステップ１６，低速
ファンクションテストステップ１７とを含んでいる。
た従来のＦＰＧＡ検証方法を示すアンチヒューズ型ＦＰ
ＧＡによる開発フローの流れ図である。図２を参照する
と、このＦＰＧＡ開発フローは、論理設計ステップ１
１，論理シミュレーションステップ１２，配置配線ステ
ップ１３，遅延値算出ステップ１４，遅延シミュレーシ
ョンステップ１５，プログラミングステップ１６，低速
ファンクションテストステップ１７とを含んでいる。
【０００５】このＦＰＧＡ開発フローのステップ順に従
って説明すると、まず、論理設計ステップ１１は、顧客
が仕様に基づきＦＰＧＡの論理設計するステップであ
り、ＥＷＳなどの支援手段により回路図およびテストパ
ターンの情報を作成する。
って説明すると、まず、論理設計ステップ１１は、顧客
が仕様に基づきＦＰＧＡの論理設計するステップであ
り、ＥＷＳなどの支援手段により回路図およびテストパ
ターンの情報を作成する。
【０００６】論理シミュレーションステップ１２は、論
理設計ステップ１１の検証ステップであり、論理設計ス
テップ１１で作成された回路図およびテストパターンの
情報に基づき、ＥＷＳなどの論理シミュレーション手段
により論理シミュレーションする。ＮＧの場合、論理設
計ステップ１１に戻る。
理設計ステップ１１の検証ステップであり、論理設計ス
テップ１１で作成された回路図およびテストパターンの
情報に基づき、ＥＷＳなどの論理シミュレーション手段
により論理シミュレーションする。ＮＧの場合、論理設
計ステップ１１に戻る。
【０００７】配置配線ステップ１３は、論理シミュレー
ションステップ１２で検証された回路図およびの情報に
基づき、ＥＷＳなどの配置配線手段により回路素子を配
置配線するステップである。
ションステップ１２で検証された回路図およびの情報に
基づき、ＥＷＳなどの配置配線手段により回路素子を配
置配線するステップである。
【０００８】遅延値算出ステップ１４および遅延シミュ
レーションステップ１５は、配置配線ステップ１３の検
証ステップである。遅延値算出ステップ１４はＥＷＳな
どの遅延値算出手段により回路素子の回路定数から回路
の各信号パス遅延値を算出し、遅延シミュレーションス
テップ１５は、回路図およびテストパターンの情報なら
びに各信号パス遅延値に基づき、ＥＷＳなどの遅延シミ
ュレーション手段により遅延シミュレーションする。Ｎ
Ｇの場合、配置配線ステップ１３または論理設計ステッ
プ１１に戻る。
レーションステップ１５は、配置配線ステップ１３の検
証ステップである。遅延値算出ステップ１４はＥＷＳな
どの遅延値算出手段により回路素子の回路定数から回路
の各信号パス遅延値を算出し、遅延シミュレーションス
テップ１５は、回路図およびテストパターンの情報なら
びに各信号パス遅延値に基づき、ＥＷＳなどの遅延シミ
ュレーション手段により遅延シミュレーションする。Ｎ
Ｇの場合、配置配線ステップ１３または論理設計ステッ
プ１１に戻る。
【０００９】プログラミングステップ１６は、遅延シミ
ュレーションステップ１５で検証された配置配線の設計
情報に基づき、書込装置などのプログラミング手段によ
りＦＰＧＡのアンチヒューズをプログラミングするステ
ップである。プログラミングされたアンチヒューズは導
通し、ステップ１１〜１５までのステップで設計および
検証された回路を構成する。
ュレーションステップ１５で検証された配置配線の設計
情報に基づき、書込装置などのプログラミング手段によ
りＦＰＧＡのアンチヒューズをプログラミングするステ
ップである。プログラミングされたアンチヒューズは導
通し、ステップ１１〜１５までのステップで設計および
検証された回路を構成する。
【００１０】低速ファンクションテストステップ１７
は、プログラミングステップ１６でプログラミングされ
たＦＰＧＡの検証ステップである。一般に、顧客サイド
では、書込装置などのテスト手段により、入力された設
計情報に基づき低速ファンクションテストし、プログラ
ミングされたＦＰＧＡの良否を判定する。
は、プログラミングステップ１６でプログラミングされ
たＦＰＧＡの検証ステップである。一般に、顧客サイド
では、書込装置などのテスト手段により、入力された設
計情報に基づき低速ファンクションテストし、プログラ
ミングされたＦＰＧＡの良否を判定する。
【００１１】このＦＰＧＡによる開発フローに示されて
いる遅延検証方法では、回路の各信号パス遅延値を算出
する際、通常、ＦＰＧＡのトランジスタの特性値として
ワーストケースとベストケースの一定値を用意し、その
どちらかを選択することにより外部指定し設定してい
る。また、ＦＰＧＡのアンチヒューズをプログラミング
した後の導通抵抗値としてチップ内一律に一定値を設定
している。
いる遅延検証方法では、回路の各信号パス遅延値を算出
する際、通常、ＦＰＧＡのトランジスタの特性値として
ワーストケースとベストケースの一定値を用意し、その
どちらかを選択することにより外部指定し設定してい
る。また、ＦＰＧＡのアンチヒューズをプログラミング
した後の導通抵抗値としてチップ内一律に一定値を設定
している。
【００１２】
【発明が解決しようとする課題】アンチヒューズ型のＦ
ＰＧＡの動作速度は、トランジスタ，アンチヒューズ，
配線などの特性によって決まる。特に、トランジスタの
特性は個々のチップで異なり、アンチヒューズをプログ
ラミングした後の導通抵抗値は個々のチップおよび各ア
ンチヒューズの位置によっても異なるため、アンチヒュ
ーズ型のＦＰＧＡの動作速度の分布が拡大する。しか
し、従来のＦＰＧＡによる開発フローに含まれるＦＰＧ
Ａ検証方法では、ＦＰＧＡのトランジスタおよびアンチ
ヒューズの特性値として一定値を設定しているため、プ
ログラミング前の遅延シミュレーション結果が必ずしも
プログラミングされたＦＰＧＡの動作速度を保証しない
場合の発生確率が高くなる。
ＰＧＡの動作速度は、トランジスタ，アンチヒューズ，
配線などの特性によって決まる。特に、トランジスタの
特性は個々のチップで異なり、アンチヒューズをプログ
ラミングした後の導通抵抗値は個々のチップおよび各ア
ンチヒューズの位置によっても異なるため、アンチヒュ
ーズ型のＦＰＧＡの動作速度の分布が拡大する。しか
し、従来のＦＰＧＡによる開発フローに含まれるＦＰＧ
Ａ検証方法では、ＦＰＧＡのトランジスタおよびアンチ
ヒューズの特性値として一定値を設定しているため、プ
ログラミング前の遅延シミュレーション結果が必ずしも
プログラミングされたＦＰＧＡの動作速度を保証しない
場合の発生確率が高くなる。
【００１３】また、プログラミング後の低速ファンクシ
ョンテストにより、回路の接続機能は確認できるが、回
路が所望の動作周波数で動作するか否かの確認はでき
ず、チップをボードに実装して評価するか高速ファンク
ションテスタを使用する必要があった。しかし、チップ
をボードに実装して評価する場合は不具合の発見が遅れ
開発期間および開発コストの増加を招き、また、高速フ
ァンクションテスタは高価であるため、顧客における開
発投資コストが大きいという問題がある。
ョンテストにより、回路の接続機能は確認できるが、回
路が所望の動作周波数で動作するか否かの確認はでき
ず、チップをボードに実装して評価するか高速ファンク
ションテスタを使用する必要があった。しかし、チップ
をボードに実装して評価する場合は不具合の発見が遅れ
開発期間および開発コストの増加を招き、また、高速フ
ァンクションテスタは高価であるため、顧客における開
発投資コストが大きいという問題がある。
【００１４】したがって、本発明が解決しようとする課
題は、アンチヒューズ型ＦＰＧＡを用いた開発フローに
おいて、開発期間を短縮し開発コストを削減することに
ある。
題は、アンチヒューズ型ＦＰＧＡを用いた開発フローに
おいて、開発期間を短縮し開発コストを削減することに
ある。
【００１５】
【課題を解決するための手段】そのため、本発明は、論
理設計された回路図およびテストパターンの情報に基づ
き論理シミュレーションする論理シミュレーションステ
ップと、前記回路図の情報に基づき配置配線された回路
素子の回路定数から前記回路の各信号パス遅延値を算出
する遅延値算出ステップと、前記各信号パス遅延値に基
づき遅延シミュレーションする遅延シミュレーションス
テップとを含むフィールドプログラマブルゲートアレイ
検証方法において、プログラミングにより導通するアン
チヒューズをもつフィールドプログラマブルゲートアレ
イのプログラミング後に、前記アンチヒューズの導通抵
抗を測定し前記回路定数を再設定する測定・再設定ステ
ップと、この測定ステップ後に前記各信号パス遅延値を
再算出する遅延値再算出ステップと、前記各信号パス遅
延値に基づき再び遅延シミュレーションする再遅延シミ
ュレーションステップと、を含んでいる。
理設計された回路図およびテストパターンの情報に基づ
き論理シミュレーションする論理シミュレーションステ
ップと、前記回路図の情報に基づき配置配線された回路
素子の回路定数から前記回路の各信号パス遅延値を算出
する遅延値算出ステップと、前記各信号パス遅延値に基
づき遅延シミュレーションする遅延シミュレーションス
テップとを含むフィールドプログラマブルゲートアレイ
検証方法において、プログラミングにより導通するアン
チヒューズをもつフィールドプログラマブルゲートアレ
イのプログラミング後に、前記アンチヒューズの導通抵
抗を測定し前記回路定数を再設定する測定・再設定ステ
ップと、この測定ステップ後に前記各信号パス遅延値を
再算出する遅延値再算出ステップと、前記各信号パス遅
延値に基づき再び遅延シミュレーションする再遅延シミ
ュレーションステップと、を含んでいる。
【００１６】また、さらに検証精度を上げるため、前記
測定・再設定ステップが、前記フィールドプログラマブ
ルゲートアレイを構成するトランジスタの特性および前
記導通抵抗を測定し前記回路定数を再設定している。
測定・再設定ステップが、前記フィールドプログラマブ
ルゲートアレイを構成するトランジスタの特性および前
記導通抵抗を測定し前記回路定数を再設定している。
【００１７】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１８】図１は、本発明のＦＰＧＡ検証方法の実施
形態を示すアンチヒューズ型ＦＰＧＡによる開発フロー
の流れ図である。図１を参照すると、本実施形態のＦＰ
ＧＡ検証方法は、論理シミュレーションステップ１２，
遅延値算出ステップ１４，遅延シミュレーションステッ
プ１５，低速ファンクションテストステップ１７からな
る、図２に示した従来のＦＰＧＡ検証方法に含まれてい
る検証ステップと共に、プログラミングにより導通する
アンチヒューズをもつＦＰＧＡのプログラミング後に、
アンチヒューズの導通抵抗を測定し回路定数を再設定す
る測定・再設定ステップ２１と、この測定ステップ後に
各信号パス遅延値を再算出する遅延値再算出ステップ２
２と、各信号パス遅延値に基づき再び遅延シミュレーシ
ョンする再遅延シミュレーションステップ２３と、を含
んでいる。
形態を示すアンチヒューズ型ＦＰＧＡによる開発フロー
の流れ図である。図１を参照すると、本実施形態のＦＰ
ＧＡ検証方法は、論理シミュレーションステップ１２，
遅延値算出ステップ１４，遅延シミュレーションステッ
プ１５，低速ファンクションテストステップ１７からな
る、図２に示した従来のＦＰＧＡ検証方法に含まれてい
る検証ステップと共に、プログラミングにより導通する
アンチヒューズをもつＦＰＧＡのプログラミング後に、
アンチヒューズの導通抵抗を測定し回路定数を再設定す
る測定・再設定ステップ２１と、この測定ステップ後に
各信号パス遅延値を再算出する遅延値再算出ステップ２
２と、各信号パス遅延値に基づき再び遅延シミュレーシ
ョンする再遅延シミュレーションステップ２３と、を含
んでいる。
【００１９】図２に示した従来のアンチヒューズ型ＦＰ
ＧＡによる開発フローと同一のステップについては重複
説明を省略し、測定・再設定ステップ２１，遅延値再算
出ステップ２２，再遅延シミュレーションステップ２３
について詳細説明を続ける。
ＧＡによる開発フローと同一のステップについては重複
説明を省略し、測定・再設定ステップ２１，遅延値再算
出ステップ２２，再遅延シミュレーションステップ２３
について詳細説明を続ける。
【００２０】測定・再設定ステップ２１では、まず、論
理設計および配置配線設計され検証された設計情報に基
づきプログラミングされたＦＰＧＡのアンチヒューズの
導通抵抗値を書込装置などの測定手段により測定する。
このアンチヒューズの導通抵抗値は、プログラミング時
に各アンチヒューズに電圧を印加し流れる電流を測定す
ることによりプログラムされたか否かを判定しているた
め、これら印加電圧および測定電流により容易に求める
ことができる。その後に、これら各アンチヒューズの導
通抵抗値は、遅延値算出手段として用いられるＥＷＳな
どのメモリ領域に格納され、ＥＷＳなどの遅延値算出手
段における回路定数として再設定される。
理設計および配置配線設計され検証された設計情報に基
づきプログラミングされたＦＰＧＡのアンチヒューズの
導通抵抗値を書込装置などの測定手段により測定する。
このアンチヒューズの導通抵抗値は、プログラミング時
に各アンチヒューズに電圧を印加し流れる電流を測定す
ることによりプログラムされたか否かを判定しているた
め、これら印加電圧および測定電流により容易に求める
ことができる。その後に、これら各アンチヒューズの導
通抵抗値は、遅延値算出手段として用いられるＥＷＳな
どのメモリ領域に格納され、ＥＷＳなどの遅延値算出手
段における回路定数として再設定される。
【００２１】遅延値再算出ステップ２２および再遅延シ
ミュレーションステップ２３は、測定・再設定ステップ
２１において測定および再設定された回路定数による再
検証ステップである。遅延値再算出ステップ２２はＥＷ
Ｓなどの遅延値算出手段により再設定された回路定数か
ら回路の各信号パス遅延値を再算出し、再遅延シミュレ
ーションステップ２３は、回路図およびテストパターン
の情報ならびに再算出された各信号パス遅延値に基づ
き、ＥＷＳなどの遅延シミュレーション手段により再遅
延シミュレーションする。その結果、プログラミングさ
れたＦＰＧＡがＮＧとなった場合、不良品として除去さ
れる。
ミュレーションステップ２３は、測定・再設定ステップ
２１において測定および再設定された回路定数による再
検証ステップである。遅延値再算出ステップ２２はＥＷ
Ｓなどの遅延値算出手段により再設定された回路定数か
ら回路の各信号パス遅延値を再算出し、再遅延シミュレ
ーションステップ２３は、回路図およびテストパターン
の情報ならびに再算出された各信号パス遅延値に基づ
き、ＥＷＳなどの遅延シミュレーション手段により再遅
延シミュレーションする。その結果、プログラミングさ
れたＦＰＧＡがＮＧとなった場合、不良品として除去さ
れる。
【００２２】上述した本実施形態のＦＰＧＡ検証方法を
含むアンチヒューズ型ＦＰＧＡによる開発フローは、各
ＦＰＧＡチップのプログラミング後に、チップ内の各ア
ンチヒューズ導通抵抗の実測値を用いて再遅延シュミレ
ーションしているため、プログラミング後の各アンチヒ
ューズ導通抵抗のバラツキによる影響されず、開発され
たアンチヒューズ型ＦＰＧＡの動作速度および動作周波
数を高精度に検証することができる。
含むアンチヒューズ型ＦＰＧＡによる開発フローは、各
ＦＰＧＡチップのプログラミング後に、チップ内の各ア
ンチヒューズ導通抵抗の実測値を用いて再遅延シュミレ
ーションしているため、プログラミング後の各アンチヒ
ューズ導通抵抗のバラツキによる影響されず、開発され
たアンチヒューズ型ＦＰＧＡの動作速度および動作周波
数を高精度に検証することができる。
【００２３】なお、本発明のＦＰＧＡ検証方法の実施形
態として、測定・再設定ステップ２１において、各ＦＰ
ＧＡチップのプログラミング後に、チップ内の各アンチ
ヒューズ導通抵抗を測定し、ＥＷＳなどの遅延値算出手
段における回路定数として再設定する例を説明したが、
同時に、各ＦＰＧＡチップ毎のトンジスタ特性をも測定
しＥＷＳなどの遅延値算出手段における回路定数として
再設定することもできる。これにより、開発されたアン
チヒューズ型ＦＰＧＡの動作速度および動作周波数を更
に高精度に検証することができる。また、このとき、こ
れら各ＦＰＧＡチップ毎のトンジスタ特性を工場出荷前
の各ＦＰＧＡチップテスト時に測定し、この測定値を各
ＦＰＧＡチップの複数のアンチヒューズに記録し、各Ｆ
ＰＧＡチップのプログラミング時に読み出すことも可能
である。
態として、測定・再設定ステップ２１において、各ＦＰ
ＧＡチップのプログラミング後に、チップ内の各アンチ
ヒューズ導通抵抗を測定し、ＥＷＳなどの遅延値算出手
段における回路定数として再設定する例を説明したが、
同時に、各ＦＰＧＡチップ毎のトンジスタ特性をも測定
しＥＷＳなどの遅延値算出手段における回路定数として
再設定することもできる。これにより、開発されたアン
チヒューズ型ＦＰＧＡの動作速度および動作周波数を更
に高精度に検証することができる。また、このとき、こ
れら各ＦＰＧＡチップ毎のトンジスタ特性を工場出荷前
の各ＦＰＧＡチップテスト時に測定し、この測定値を各
ＦＰＧＡチップの複数のアンチヒューズに記録し、各Ｆ
ＰＧＡチップのプログラミング時に読み出すことも可能
である。
【００２４】
【発明の効果】以上説明したように、本発明によるＦＰ
ＧＡ検証方法は、各ＦＰＧＡチップのプログラミング後
に、チップ内の各アンチヒューズ導通抵抗を測定しＥＷ
Ｓなどの遅延値算出手段における回路定数として再設定
し、再設定された回路定数から回路の各信号パス遅延値
を再算出し、回路図およびテストパターンの情報ならび
に再算出された各信号パス遅延値に基づき再遅延シミュ
レーションしているため、プログラミング後の各アンチ
ヒューズ導通抵抗のバラツキによる影響されず、開発さ
れたアンチヒューズ型ＦＰＧＡの動作速度および動作周
波数を高精度に検証することができる。
ＧＡ検証方法は、各ＦＰＧＡチップのプログラミング後
に、チップ内の各アンチヒューズ導通抵抗を測定しＥＷ
Ｓなどの遅延値算出手段における回路定数として再設定
し、再設定された回路定数から回路の各信号パス遅延値
を再算出し、回路図およびテストパターンの情報ならび
に再算出された各信号パス遅延値に基づき再遅延シミュ
レーションしているため、プログラミング後の各アンチ
ヒューズ導通抵抗のバラツキによる影響されず、開発さ
れたアンチヒューズ型ＦＰＧＡの動作速度および動作周
波数を高精度に検証することができる。
【００２５】また、アンチヒューズ型ＦＰＧＡが、ボー
ド組込み後に不良と判定される割合をほとんどゼロに抑
えることができ、アンチヒューズ型ＦＰＧＡを用いた開
発フローにおける手戻りが減り、従来に比べて開発期間
を短縮し開発コストを削減できる。
ド組込み後に不良と判定される割合をほとんどゼロに抑
えることができ、アンチヒューズ型ＦＰＧＡを用いた開
発フローにおける手戻りが減り、従来に比べて開発期間
を短縮し開発コストを削減できる。
【００２６】さらに、高速ファンクションテストと同等
の選別が可能なため、高価な高速ファンクションテスタ
が不要になり、顧客における開発投資コストを著しく削
減できる等の効果がある。
の選別が可能なため、高価な高速ファンクションテスタ
が不要になり、顧客における開発投資コストを著しく削
減できる等の効果がある。
【図１】図１は、本発明のＦＰＧＡ検証方法の実施形態
を示す開発フローの流れ図である。
を示す開発フローの流れ図である。
【図２】図２は、従来のＦＰＧＡ検証方法を示す開発フ
ローの流れ図である。
ローの流れ図である。
１１ 論理設計ステップ １２ 論理シミュレーションステップ １３ 配置配線ステップ １４ 遅延値算出ステップ １５ 遅延シミュレーションステップ １６ プログラミングステップ １７ 低速ファンクションテストステップ ２１ 測定・再設定ステップ ２２ 遅延値再算出ステップ ２３ 再遅延シミュレーションステップ
Claims (2)
- 【請求項１】 論理設計された回路図およびテストパタ
ーンの情報に基づき論理シミュレーションする論理シミ
ュレーションステップと、前記回路図の情報に基づき配
置配線された回路素子の回路定数から前記回路の各信号
パス遅延値を算出する遅延値算出ステップと、前記各信
号パス遅延値に基づき遅延シミュレーションする遅延シ
ミュレーションステップとを含むフィールドプログラマ
ブルゲートアレイ検証方法において、 プログラミングにより導通するアンチヒューズをもつフ
ィールドプログラマブルゲートアレイのプログラミング
後に、前記アンチヒューズの導通抵抗を測定し前記回路
定数を再設定する測定・再設定ステップと、この測定ス
テップ後に前記各信号パス遅延値を再算出する遅延値再
算出ステップと、前記各信号パス遅延値に基づき再び遅
延シミュレーションする再遅延シミュレーションステッ
プと、を含むことを特徴とするフィールドプログラマブ
ルゲートアレイ検証方法。 - 【請求項２】 前記測定・再設定ステップが、前記フィ
ールドプログラマブルゲートアレイを構成するトランジ
スタの特性および前記導通抵抗を測定し前記回路定数を
再設定する、請求項１記載のフィールドプログラマブル
ゲートアレイ検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282936A JP2780686B2 (ja) | 1995-10-31 | 1995-10-31 | フィールドプログラマブルゲートアレイ検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282936A JP2780686B2 (ja) | 1995-10-31 | 1995-10-31 | フィールドプログラマブルゲートアレイ検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09127201A true JPH09127201A (ja) | 1997-05-16 |
| JP2780686B2 JP2780686B2 (ja) | 1998-07-30 |
Family
ID=17659039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282936A Expired - Lifetime JP2780686B2 (ja) | 1995-10-31 | 1995-10-31 | フィールドプログラマブルゲートアレイ検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780686B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400306B1 (ko) * | 2000-12-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 안티퓨즈를 이용한 딜레이 제어회로 |
| US6741117B2 (en) | 2002-05-27 | 2004-05-25 | Hynix Semiconductor Inc. | Antifuse circuit |
| CN103092059A (zh) * | 2012-12-24 | 2013-05-08 | 中国科学技术大学 | 基于反熔丝fpga的时间数字转换器及其温度漂移修正方法 |
| CN111123082A (zh) * | 2019-10-30 | 2020-05-08 | 北京空间机电研究所 | 一种小体积立体式反熔丝fpga在线调试验证方法 |
-
1995
- 1995-10-31 JP JP7282936A patent/JP2780686B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400306B1 (ko) * | 2000-12-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 안티퓨즈를 이용한 딜레이 제어회로 |
| US6741117B2 (en) | 2002-05-27 | 2004-05-25 | Hynix Semiconductor Inc. | Antifuse circuit |
| CN103092059A (zh) * | 2012-12-24 | 2013-05-08 | 中国科学技术大学 | 基于反熔丝fpga的时间数字转换器及其温度漂移修正方法 |
| CN111123082A (zh) * | 2019-10-30 | 2020-05-08 | 北京空间机电研究所 | 一种小体积立体式反熔丝fpga在线调试验证方法 |
| CN111123082B (zh) * | 2019-10-30 | 2021-11-16 | 北京空间机电研究所 | 一种小体积立体式反熔丝fpga在线调试验证方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2780686B2 (ja) | 1998-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5475695A (en) | Automatic failure analysis system | |
| TW397983B (en) | A memory chip containing a non=volatile memory register for permanently storing information about the quality of the device and test method therefor | |
| JP4659119B2 (ja) | 電子ヒューズの最適フィールド・プログラミングを提供する方法。 | |
| EP0610626A2 (en) | A method of simulating an integrated circuit | |
| JP2004006857A (ja) | 集積回路チップ及びそれの製造方法 | |
| TW200533942A (en) | Verification of integrated circuit tests using test simulation and integrated circuit simulation with simulated failure | |
| US6308292B1 (en) | File driven mask insertion for automatic test equipment test pattern generation | |
| JP2780686B2 (ja) | フィールドプログラマブルゲートアレイ検証方法 | |
| WO2007113968A1 (ja) | 半導体集積回路の検査方法および情報記録媒体 | |
| KR20190062933A (ko) | 반도체 장치 테스트 장비 및 반도체 장치 테스트 방법 | |
| EP1393087A1 (en) | Method for measuring fuse resistance in a fuse array | |
| US6577150B1 (en) | Testing apparatus and method of measuring operation timing of semiconductor device | |
| US6188242B1 (en) | Virtual programmable device and method of programming | |
| JP4114739B2 (ja) | 半導体識別回路と半導体集積回路装置 | |
| US11056210B1 (en) | Electrical circuit comprising a trim circuit | |
| US7626870B2 (en) | Semiconductor device with a plurality of one time programmable elements | |
| JP3143973B2 (ja) | 半導体ウェハ | |
| JP2000011027A (ja) | 設計支援方法及び装置 | |
| JP2000275306A (ja) | 半導体集積回路装置の故障箇所特定方法 | |
| US20090051383A1 (en) | Test Method and Production Method for a Semiconductor Circuit Composed of Subcircuits | |
| JP2940950B2 (ja) | 半導体検証装置 | |
| JPH07239865A (ja) | 論理シミュレータ | |
| US20030080335A1 (en) | Semiconductor device, and verification method for semiconductor testing apparatus and method using the semiconductor device | |
| JPH06310581A (ja) | 半導体記憶装置の検査方法、及び検査装置 | |
| JPS58176966A (ja) | 集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980414 |