JPS58176966A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS58176966A JPS58176966A JP57059087A JP5908782A JPS58176966A JP S58176966 A JPS58176966 A JP S58176966A JP 57059087 A JP57059087 A JP 57059087A JP 5908782 A JP5908782 A JP 5908782A JP S58176966 A JPS58176966 A JP S58176966A
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- chip
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- Pending
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- 238000005259 measurement Methods 0.000 abstract description 9
- 238000012360 testing method Methods 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
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- 230000006378 damage Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路装置に係り特に異なる機能を判別する
に有利な集積回路装置に関する。
に有利な集積回路装置に関する。
近年の技術進歩により集積回路装置（以下ＩＣと略す）
の集積度は大規模化の一途を辿り１例えば同一機能を有
するＩＣの１ｍｍ当りの使用数が１個であるといった事
暢も現実となりつつある。
の集積度は大規模化の一途を辿り１例えば同一機能を有
するＩＣの１ｍｍ当りの使用数が１個であるといった事
暢も現実となりつつある。
しかしこのことは、一方ではｌＣ用途の専用化を惹起し
、その機能種類を増大させることになる。
、その機能種類を増大させることになる。
即ち少量多品種の開発生産が求められている。
一般に、ＩＣチ、プは、同一基板上に複数個を配列して
同時に製造するいわゆるバッチ処理による大量生産で製
造費用の大巾の低減を可能としてきた。この特徴を損な
うことなく前述の事態に対応する手段として、同一基板
上に何種類かの機能を有するチップを同時に製造してし
まうことがある。特に、マスタスライス方式の場合にお
いては。
同時に製造するいわゆるバッチ処理による大量生産で製
造費用の大巾の低減を可能としてきた。この特徴を損な
うことなく前述の事態に対応する手段として、同一基板
上に何種類かの機能を有するチップを同時に製造してし
まうことがある。特に、マスタスライス方式の場合にお
いては。
基本セルをあらかじめ組み込んだ下地と呼ばれるウェハ
ー上に種々の回路を形成するために、出来上ったウェハ
ー上には多種類の集積回路が形成されることがある。
ー上に種々の回路を形成するために、出来上ったウェハ
ー上には多種類の集積回路が形成されることがある。
を几、近年の集積回路装置はその内部の機能ブロック毎
に−まとめにしてパターン配置がなされることが多い。
に−まとめにしてパターン配置がなされることが多い。
これは設計変更が機能ブロック単位で行なわれるために
従来よｔ）禅易に行なえること、および自動化設計に適
しているからである。
従来よｔ）禅易に行なえること、および自動化設計に適
しているからである。
そして、このような場合にも一般には共通化が可能なパ
ターン配置までを各機能ブロックの全てにわたって同一
に設計し、しかる後に各々の機能ブロックの設計を行な
っている。
ターン配置までを各機能ブロックの全てにわたって同一
に設計し、しかる後に各々の機能ブロックの設計を行な
っている。
したがって、同一基板に配列されている各々の１０チツ
プやＩＣチップ内の機能ブロックがどの種類の機能を実
現することを目的として製造されたかを判別する必要が
ある。
プやＩＣチップ内の機能ブロックがどの種類の機能を実
現することを目的として製造されたかを判別する必要が
ある。
また、同一形状のパッケージに実装されたＩＣをプリン
ト板等に搭載する場合や、検査する場合などにも、個々
のＩＣの機能を判別する必要があり、従来は捺印された
信号を作業者が読みとっていたが生産を自動化するには
必ずしも有利ではない。
ト板等に搭載する場合や、検査する場合などにも、個々
のＩＣの機能を判別する必要があり、従来は捺印された
信号を作業者が読みとっていたが生産を自動化するには
必ずしも有利ではない。
本発明の目的は、このような場合に容易に機能判別でき
るＩＣを礎供することにある。
るＩＣを礎供することにある。
本発明の特徴は、異なる機能を有する複数種の回路ブロ
ックを含む集積回路装＋４に於いて、あらかじめ定めら
れた位置にある電極間にこれら機能毎に異なる値を有す
る抵抗体を接続した集積回路装置にある。
ックを含む集積回路装＋４に於いて、あらかじめ定めら
れた位置にある電極間にこれら機能毎に異なる値を有す
る抵抗体を接続した集積回路装置にある。
本発明の他の特徴は異なる機能を有する複数種の集積回
路装置において、同−位ＩｔｌＣＴｏる電極間にこれら
機能毎に異なる値を有する抵抗体を接続した集積回路装
置にある。
路装置において、同−位ＩｔｌＣＴｏる電極間にこれら
機能毎に異なる値を有する抵抗体を接続した集積回路装
置にある。
異なる機能を有する複数種のＩＣ及びＩＣチップ内の機
能ブロックに於いて、同一位置にある電極間に、前記機
能毎に異なる値を有する抵抗体を接続したことを特徴と
する本発明のＩＣを用いれば該電極の間の抵抗体の値を
測定することによってＩＣやＩＣチップ内の機能ブロッ
クの判別分類が行い得る。
能ブロックに於いて、同一位置にある電極間に、前記機
能毎に異なる値を有する抵抗体を接続したことを特徴と
する本発明のＩＣを用いれば該電極の間の抵抗体の値を
測定することによってＩＣやＩＣチップ内の機能ブロッ
クの判別分類が行い得る。
以下具体的な実権例を図面を用いて説明する。
＃Ｉ１図はシリコン基板ｌの上にＡ、８２種の機能を有
するチップを１載した例でＡ １ ｓ Ａ ２−・・・
及びＢ １ ｔ Ｂ ２−・・・は、各々ＡＩＢの機能
を有するＩＣチップ群であフ、第２図は、この人のチッ
プの拡大図で、Ａ、Ｂ両者とも同一位置の電極Ｔｌ＃Ｔ
２間に抵抗体が接続されておりＡｉはその値がＲＡ ＋
Ｂｉはその値がＲｓとなっている。ＲＡはＲｍより大
であると仮定する。今、拡散及び配線工場を終えた基板
から良品チップ選び出そうとする場合、その電気的特性
を測定する必要があるが、その機能が異なるため、Ａ、
Ｂ両者では異なる各々の測定条件が必要である。即ちＢ
の測定条件（Ｃｏｎｄ−Ｂ）でＡのチップをテストすれ
ば、当然不合格となってしまい、本来Ａの〒ツブが持つ
べき機能を有している場合でも不良と判定されてしまう
。そこでＡの機能を有するべくチップであるか否かを予
め判別しＡの測定条件（Ｃｏｎｄ−Ａ）でテストを行え
ば、Ａの良品チップを容易に選び出すことができ、同様
にＢの良品チップも選び出すことができる。
するチップを１載した例でＡ １ ｓ Ａ ２−・・・
及びＢ １ ｔ Ｂ ２−・・・は、各々ＡＩＢの機能
を有するＩＣチップ群であフ、第２図は、この人のチッ
プの拡大図で、Ａ、Ｂ両者とも同一位置の電極Ｔｌ＃Ｔ
２間に抵抗体が接続されておりＡｉはその値がＲＡ ＋
Ｂｉはその値がＲｓとなっている。ＲＡはＲｍより大
であると仮定する。今、拡散及び配線工場を終えた基板
から良品チップ選び出そうとする場合、その電気的特性
を測定する必要があるが、その機能が異なるため、Ａ、
Ｂ両者では異なる各々の測定条件が必要である。即ちＢ
の測定条件（Ｃｏｎｄ−Ｂ）でＡのチップをテストすれ
ば、当然不合格となってしまい、本来Ａの〒ツブが持つ
べき機能を有している場合でも不良と判定されてしまう
。そこでＡの機能を有するべくチップであるか否かを予
め判別しＡの測定条件（Ｃｏｎｄ−Ａ）でテストを行え
ば、Ａの良品チップを容易に選び出すことができ、同様
にＢの良品チップも選び出すことができる。
そこで、前述の本発明による電極間の抵抗１直を測定し
、それによってＡであるべきチップかＢであるべきチッ
プかを判別した後に各々の適切な測定条件でテストして
良否の判定を行えばよい０通常、このような場合の測定
には、自動テスタで行うのでテスト・プログラムの流れ
を第３図に示すように設定しておけば１判別及び良否判
定を１工程で実現できる。
、それによってＡであるべきチップかＢであるべきチッ
プかを判別した後に各々の適切な測定条件でテストして
良否の判定を行えばよい０通常、このような場合の測定
には、自動テスタで行うのでテスト・プログラムの流れ
を第３図に示すように設定しておけば１判別及び良否判
定を１工程で実現できる。
もし、同一チップをＣｏｎｄ−Ａ＊Ｃｏｎｄ−Ｂの両方
で測定し、いずれか一方で合格したチップを良品と判定
しようとすると、測定の時間が長くなってしまうことや
、ＢのチップをＣｏｎｄ−Ａで測定することで破壊して
しまうおそれもあること等の不都合を生ずる。
で測定し、いずれか一方で合格したチップを良品と判定
しようとすると、測定の時間が長くなってしまうことや
、ＢのチップをＣｏｎｄ−Ａで測定することで破壊して
しまうおそれもあること等の不都合を生ずる。
以上は、いわゆるブロービング・テストの例であるが前
述のその他の例の場合でも同様に予め定めた位置のｄｌ
極間の抵抗値を測定してそのＩＣの機能を判別できれば
、その後の適切な製造指定を行うことが可能となるのは
、明らかである。
述のその他の例の場合でも同様に予め定めた位置のｄｌ
極間の抵抗値を測定してそのＩＣの機能を判別できれば
、その後の適切な製造指定を行うことが可能となるのは
、明らかである。
次に第４図を用いて本発明の第２の実施例を説明する。
本実施例において、１つの集積回路チップ１の中に各々
異なる複数の機能ブロック２＊３ｓ４＊５が設けられて
いる。各機能プロ、り２＋３＊４＊５の中には、各々そ
の両端に電極が設けられ念抵抗体１２−１３１１４１１
５が設けられている。
異なる複数の機能ブロック２＊３ｓ４＊５が設けられて
いる。各機能プロ、り２＋３＊４＊５の中には、各々そ
の両端に電極が設けられ念抵抗体１２−１３１１４１１
５が設けられている。
このような構成によれば、この集積回路チップの製造工
程および児成後を通じて、これら抵抗体を測定すること
によって、各機能ブロックを容易に職別することが可能
である。
程および児成後を通じて、これら抵抗体を測定すること
によって、各機能ブロックを容易に職別することが可能
である。
なお、このような構成はマスタスライス方式などのよう
に、同一ウニバー上に設けられた複数の集積回路チップ
の各々の対応する位置にある機能ブロックが異なる場合
には極めて有効である。
に、同一ウニバー上に設けられた複数の集積回路チップ
の各々の対応する位置にある機能ブロックが異なる場合
には極めて有効である。
さらに判別すべき種類数が多い場合には単に２電極間の
抵抗値を種類数に応じて設定する方法以外により多くの
電極を使用して個々の電極間に設定すべき抵抗値の種類
を削減する方法も可能である。ｌ！５図は後者の一例を
示すもので３個の電極Ｔ３ ＊ Ｔ４ ｔ Ｔ＠と３
種の抵抗値ＲＡ ＋ Ｒｍ ＋ Ｒｅ をを用いれ
ば、９種類までの判別が可能となる。
抵抗値を種類数に応じて設定する方法以外により多くの
電極を使用して個々の電極間に設定すべき抵抗値の種類
を削減する方法も可能である。ｌ！５図は後者の一例を
示すもので３個の電極Ｔ３ ＊ Ｔ４ ｔ Ｔ＠と３
種の抵抗値ＲＡ ＋ Ｒｍ ＋ Ｒｅ をを用いれ
ば、９種類までの判別が可能となる。
これらの説明で明らかなように１本発明によれば容易に
ＩＣの判別ができ、製造の自動化や、製造費用の低減に
資するところ大である。
ＩＣの判別ができ、製造の自動化や、製造費用の低減に
資するところ大である。
＠１図は本発明の実施例を適用したｌＣの製造工程中の
シリコン基板、第２図はそのうちのチップを示す一実施
例、第３図は本発明の実施例を１０−ビング・テストす
る場合の流れ図、第４図は一つのＳ積回路チップ内に複
数の機能ブロックが配置された本発明の第２の実施例、
第５図はより多種類に適用した場合の電極と抵抗値を示
す概念図、である。 なお図において、Ａｌ ｅＡ２ ｖ・・・＊ Ｂ １
＊ Ｂ ２・・・・・・・・・個々のＩＣ，ＴＩ、Ｔ２
・・・・・・・・・本発明を適用し九電極ｓ ）ＩＩＡ
ｅ Ｒ１１ν凡Ｃ・・・・・・本発明を適用した抵抗
体とその値、Ｃｏｎｄ−ｋＨｃ６ｎｄ−Ｂ・・・・・・
各々機能Ａ―Ｂを測定する測定条件、ｌ・・・・・・集
積回路チップ、２，３１４ψ５・・・・・・機能プロ、
り。 １２ｓ１３＊１４ｅｌ！Ｓ・・・・・・抵抗体を各々示
す。 第４図 第５図 、１
シリコン基板、第２図はそのうちのチップを示す一実施
例、第３図は本発明の実施例を１０−ビング・テストす
る場合の流れ図、第４図は一つのＳ積回路チップ内に複
数の機能ブロックが配置された本発明の第２の実施例、
第５図はより多種類に適用した場合の電極と抵抗値を示
す概念図、である。 なお図において、Ａｌ ｅＡ２ ｖ・・・＊ Ｂ １
＊ Ｂ ２・・・・・・・・・個々のＩＣ，ＴＩ、Ｔ２
・・・・・・・・・本発明を適用し九電極ｓ ）ＩＩＡ
ｅ Ｒ１１ν凡Ｃ・・・・・・本発明を適用した抵抗
体とその値、Ｃｏｎｄ−ｋＨｃ６ｎｄ−Ｂ・・・・・・
各々機能Ａ―Ｂを測定する測定条件、ｌ・・・・・・集
積回路チップ、２，３１４ψ５・・・・・・機能プロ、
り。 １２ｓ１３＊１４ｅｌ！Ｓ・・・・・・抵抗体を各々示
す。 第４図 第５図 、１
Claims (2)
- （１） 異なる機能を有する複数種の回路ブロックを
含む集積回路装置に於いて、あらかじめ定められた位置
にある゛１極間に、前記機能毎に異なる値を有する抵抗
体を接続したことを！黴とする集積回路装置。 - （２） 異なる機能を有する複数種の集積回路装置に
於いて、同一位置にある電極間に、前記機能毎に異なる
値を有する抵抗体を接続したことを特徴とする集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059087A JPS58176966A (ja) | 1982-04-09 | 1982-04-09 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059087A JPS58176966A (ja) | 1982-04-09 | 1982-04-09 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58176966A true JPS58176966A (ja) | 1983-10-17 |
Family
ID=13103204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059087A Pending JPS58176966A (ja) | 1982-04-09 | 1982-04-09 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176966A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100943A (ja) * | 1987-10-13 | 1989-04-19 | Nec Corp | マスタースライス方式の半導体集積回路装置 |
| WO2019176774A1 (ja) * | 2018-03-12 | 2019-09-19 | ローム株式会社 | 半導体装置及び半導体装置の識別方法 |
-
1982
- 1982-04-09 JP JP57059087A patent/JPS58176966A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100943A (ja) * | 1987-10-13 | 1989-04-19 | Nec Corp | マスタースライス方式の半導体集積回路装置 |
| WO2019176774A1 (ja) * | 2018-03-12 | 2019-09-19 | ローム株式会社 | 半導体装置及び半導体装置の識別方法 |
| JPWO2019176774A1 (ja) * | 2018-03-12 | 2021-03-25 | ローム株式会社 | 半導体装置及び半導体装置の識別方法 |
| US11735599B2 (en) | 2018-03-12 | 2023-08-22 | Rohm Co., Ltd. | Semiconductor device and semiconductor device identification method |
| US12100714B2 (en) | 2018-03-12 | 2024-09-24 | Rohm Co., Ltd. | Semiconductor device and semiconductor device identification method |
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