JPH08314697A - 符号付き／符号なし数兼用乗算器 - Google Patents
符号付き／符号なし数兼用乗算器Info
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- JPH08314697A JPH08314697A JP8117487A JP11748796A JPH08314697A JP H08314697 A JPH08314697 A JP H08314697A JP 8117487 A JP8117487 A JP 8117487A JP 11748796 A JP11748796 A JP 11748796A JP H08314697 A JPH08314697 A JP H08314697A
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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Abstract
(57)【要約】
【課題】 修正ブース・アルゴリズムを適用した符号付
き／符号なし数間の乗算を選択的に行なえる乗算器を提
供する。 【解決手段】 乗数Ｂからリコード・デジットを生成す
るエンコーダ２２と、リコード・デジットに従って被乗
数Ａのシフト・反転を行い部分積を生成するシフト・反
転ユニット２４と、リコード・デジットに従って演算を
行い、演算結果とシフト・反転ユニット２４から出力さ
れる部分積とを加算する第１部分積発生器２５と、第１
部分積発生器２５の出力に順に連結されて前段の出力デ
ータと、リコード・デジットに従った被乗数に対する演
算結果とを加算して部分積を生成する第２〜第４部分積
発生器２６〜２８と、被乗数Ａの拡張符号ビットに対す
る部分積を累積して加算する符号伝送ユニット２３と、
選択信号によって符号付き数間／符号なし数間のいずれ
の乗算かを判断し、乗数Ｂと被乗数Ａに拡張符号ビット
を提供する選択器２１とからなる。
き／符号なし数間の乗算を選択的に行なえる乗算器を提
供する。 【解決手段】 乗数Ｂからリコード・デジットを生成す
るエンコーダ２２と、リコード・デジットに従って被乗
数Ａのシフト・反転を行い部分積を生成するシフト・反
転ユニット２４と、リコード・デジットに従って演算を
行い、演算結果とシフト・反転ユニット２４から出力さ
れる部分積とを加算する第１部分積発生器２５と、第１
部分積発生器２５の出力に順に連結されて前段の出力デ
ータと、リコード・デジットに従った被乗数に対する演
算結果とを加算して部分積を生成する第２〜第４部分積
発生器２６〜２８と、被乗数Ａの拡張符号ビットに対す
る部分積を累積して加算する符号伝送ユニット２３と、
選択信号によって符号付き数間／符号なし数間のいずれ
の乗算かを判断し、乗数Ｂと被乗数Ａに拡張符号ビット
を提供する選択器２１とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は乗算器に係り、より
詳しくは、乗算のための修正ブース・アルゴリズム（mo
dified Booth algorithm）を適用して符号付き数（sign
ed number ）間の乗算と符号なし数（unsigned number
）間の乗算を選択的に行なえる符号付き／符号なし数
兼用乗算器に関する。
詳しくは、乗算のための修正ブース・アルゴリズム（mo
dified Booth algorithm）を適用して符号付き数（sign
ed number ）間の乗算と符号なし数（unsigned number
）間の乗算を選択的に行なえる符号付き／符号なし数
兼用乗算器に関する。
【０００２】
【従来の技術】乗算はイメージデータを処理するデジタ
ル信号プロセッシング（DSP:DigitalSignal Processin
g）において必須の演算のうちの一つである。
ル信号プロセッシング（DSP:DigitalSignal Processin
g）において必須の演算のうちの一つである。
【０００３】実際、中央処理ユニット（ＣＰＵ）内にあ
る算術論理演算ユニット（ＡＬＵ）のような演算を主と
するユニットは乗算器を必要とし、この乗算器は符号付
き数間の乗算と符号なし数間の乗算を選択的に行なわな
ければならない。
る算術論理演算ユニット（ＡＬＵ）のような演算を主と
するユニットは乗算器を必要とし、この乗算器は符号付
き数間の乗算と符号なし数間の乗算を選択的に行なわな
ければならない。
【０００４】符号付き数間の乗算と符号なし数間の乗算
を算術論理演算ユニット内において実現するための方法
として、符号なし数用乗算器と符号付き数用乗算器の両
方を使用する方法がある。しかしながら、この方法は二
つの乗算器が用いられるので回路スペースが浪費される
という短所がある。
を算術論理演算ユニット内において実現するための方法
として、符号なし数用乗算器と符号付き数用乗算器の両
方を使用する方法がある。しかしながら、この方法は二
つの乗算器が用いられるので回路スペースが浪費される
という短所がある。
【０００５】符号付き数間の乗算と符号なし数間の乗算
を算術論理演算ユニット内において実現するための他の
方法として、符号付き数間の乗算結果と符号なし数間の
乗算結果の差を補償せしめるため別途、追加回路を構成
する方法がある。
を算術論理演算ユニット内において実現するための他の
方法として、符号付き数間の乗算結果と符号なし数間の
乗算結果の差を補償せしめるため別途、追加回路を構成
する方法がある。
【０００６】この方法は、ある乗数の最上位ビット（Ｍ
ＳＢ）が「１」である場合に他の乗数の最上位ビットを
除いた残りのビットが最終の乗算結果に加わるようにす
るものである。しかしながら、この方法もまた、アレイ
乗算器の長所といえるスクエア・レイアウトを得難いと
いう短所を有する。
ＳＢ）が「１」である場合に他の乗数の最上位ビットを
除いた残りのビットが最終の乗算結果に加わるようにす
るものである。しかしながら、この方法もまた、アレイ
乗算器の長所といえるスクエア・レイアウトを得難いと
いう短所を有する。
【０００７】一方、米国特許第５, １５３, ８５０号
（“METHOD AND APPARATUS FOR MODIFYING TWO′S COMP
LEMENT MULTIPLIER TO PERFORM UNSIGNED MAGNITUDE MU
LTIPLICATION ”）には、符号なし数間の乗算および２
の補数間の乗算を行なう乗算器が開示されている。
（“METHOD AND APPARATUS FOR MODIFYING TWO′S COMP
LEMENT MULTIPLIER TO PERFORM UNSIGNED MAGNITUDE MU
LTIPLICATION ”）には、符号なし数間の乗算および２
の補数間の乗算を行なう乗算器が開示されている。
【０００８】この米国特許は、符号なし数間の乗算と２
の補数間の乗算を選択的に行なうことができるようにす
るため、付加回路によって２の補数間の乗算結果を修正
して符号なし数の結果を得るようにしている。
の補数間の乗算を選択的に行なうことができるようにす
るため、付加回路によって２の補数間の乗算結果を修正
して符号なし数の結果を得るようにしている。
【０００９】また、乗算に関するアルゴリズムとして修
正ブース・アルゴリズムがマクロ・アナラトン（Macro
Annaratone）著の“Digital CMOS Circuit Design ”
（ｐｐ２１１〜２２１）に開示されている。
正ブース・アルゴリズムがマクロ・アナラトン（Macro
Annaratone）著の“Digital CMOS Circuit Design ”
（ｐｐ２１１〜２２１）に開示されている。
【００１０】修正ブース・アルゴリズムはリコード・ア
ルゴリズム（recoding algorithm）の一種であって、乗
数を所定のビット組に区分し、各ビット組に対応する演
算を被乗数に対し行い中間結果である部分積を得て、各
ビット組に対し発生する部分積を加算して乗数と被乗数
の乗算による最終の結果を得る。この修正ブース・アル
ゴリズムは、乗算において「０」が何ら影響を及ばない
点を考慮したものであって、乗算の演算速度を改善する
ことができる。以下、添付図面を参照して既存のブース
・アルゴリズムを適用した２の補数乗算器について説明
する。
ルゴリズム（recoding algorithm）の一種であって、乗
数を所定のビット組に区分し、各ビット組に対応する演
算を被乗数に対し行い中間結果である部分積を得て、各
ビット組に対し発生する部分積を加算して乗数と被乗数
の乗算による最終の結果を得る。この修正ブース・アル
ゴリズムは、乗算において「０」が何ら影響を及ばない
点を考慮したものであって、乗算の演算速度を改善する
ことができる。以下、添付図面を参照して既存のブース
・アルゴリズムを適用した２の補数乗算器について説明
する。
【００１１】図２は通常の２の補数乗算器の構成ブロッ
ク図である。同図に示すように、通常の２の補数乗算器
は、エンコーダ１、符号伝送ユニット２、シフト・反転
ユニット３、第１ないし第３部分積発生器４、５、６お
よびキャリー・ルック・アヘッド加算器７からなる。な
お、図２に示す乗算器は８×８乗算器であり、Ａは被乗
数、Ｂは乗数を表す。
ク図である。同図に示すように、通常の２の補数乗算器
は、エンコーダ１、符号伝送ユニット２、シフト・反転
ユニット３、第１ないし第３部分積発生器４、５、６お
よびキャリー・ルック・アヘッド加算器７からなる。な
お、図２に示す乗算器は８×８乗算器であり、Ａは被乗
数、Ｂは乗数を表す。
【００１２】８ビットの乗数Ｂが入力されるエンコーダ
１は、３ビットずつ区分された乗数のビットの組をコー
ディングしてビット組に対応するリコード・デジット
（−２ｘ, −１ｘ, ０ｘ, ＋１ｘ, ＋２ｘ）の集合を生
成する。
１は、３ビットずつ区分された乗数のビットの組をコー
ディングしてビット組に対応するリコード・デジット
（−２ｘ, −１ｘ, ０ｘ, ＋１ｘ, ＋２ｘ）の集合を生
成する。
【００１３】このリコード・デジット集合の各リコード
・デジットはシフト・反転ユニット３及び第１ないし第
３部分積発生器４、５、６のうちの対応する一つに伝達
され、シフト・反転ユニット３及び第１ないし第３部分
積発生器４、５、６において８ビットの被乗数Ａに対し
て該当する演算が行なわれる。このように行なわれる演
算の結果はキャリー・ルック・アヘッド加算器７を通じ
て外部に出力される。また、符号伝送ユニット２は被乗
数の拡張された符号ビットを処理するためのものであ
る。
・デジットはシフト・反転ユニット３及び第１ないし第
３部分積発生器４、５、６のうちの対応する一つに伝達
され、シフト・反転ユニット３及び第１ないし第３部分
積発生器４、５、６において８ビットの被乗数Ａに対し
て該当する演算が行なわれる。このように行なわれる演
算の結果はキャリー・ルック・アヘッド加算器７を通じ
て外部に出力される。また、符号伝送ユニット２は被乗
数の拡張された符号ビットを処理するためのものであ
る。
【００１４】
【発明が解決しようとする課題】しかしながら、前記の
ような乗算器では２の補数で表現された符号付き数間の
乗算は行なえるが、符号なし数間の乗算は行なえないと
いう短所がある。
ような乗算器では２の補数で表現された符号付き数間の
乗算は行なえるが、符号なし数間の乗算は行なえないと
いう短所がある。
【００１５】本発明の目的は、乗算のための修正ブース
・アルゴリズムを適用して符号付き数間の乗算と符号な
し数間の乗算を選択的に行なえる符号付き／符号なし数
兼用乗算器を提供することにある。
・アルゴリズムを適用して符号付き数間の乗算と符号な
し数間の乗算を選択的に行なえる符号付き／符号なし数
兼用乗算器を提供することにある。
【００１６】
【課題を解決するための手段】本発明に係る符号付き／
符号なし数兼用乗算器は、乗数のビット組をコーディン
グして各ビット組に対応するリコード・デジットを生成
するエンコーダと、該エンコーダから伝送されるリコー
ド・デジットに従って被乗数のシフトおよび反転動作を
行い部分積を生成するシフト・反転ユニットと、前記エ
ンコーダから伝送されるリコード・デジットに従ってそ
れに対応する演算を被乗数に対して行い、この演算結果
を前記シフト・反転ユニットから出力される部分積に加
算して所定の部分積を生成する第１部分積発生器と、該
第１部分積発生器の出力に順に連結されて前段の出力デ
ータと伝送されたリコード・デジットに従った被乗数に
対する演算結果を加算して部分積をそれぞれ生成する第
２ないし第４部分積発生器と、前記シフト・反転ユニッ
トと前記第１ないし第４部分積発生器に接続されて被乗
数の拡張符号ビットに対する部分積を累積して加算する
符号伝送ユニットと、入力される選択信号によって符号
付き数間の乗算であるか符号なし数間の乗算であるかを
判別し、該判別結果に基づいて乗数と被乗数に拡張符号
ビットを提供する選択器とからなることを特徴とする。
符号なし数兼用乗算器は、乗数のビット組をコーディン
グして各ビット組に対応するリコード・デジットを生成
するエンコーダと、該エンコーダから伝送されるリコー
ド・デジットに従って被乗数のシフトおよび反転動作を
行い部分積を生成するシフト・反転ユニットと、前記エ
ンコーダから伝送されるリコード・デジットに従ってそ
れに対応する演算を被乗数に対して行い、この演算結果
を前記シフト・反転ユニットから出力される部分積に加
算して所定の部分積を生成する第１部分積発生器と、該
第１部分積発生器の出力に順に連結されて前段の出力デ
ータと伝送されたリコード・デジットに従った被乗数に
対する演算結果を加算して部分積をそれぞれ生成する第
２ないし第４部分積発生器と、前記シフト・反転ユニッ
トと前記第１ないし第４部分積発生器に接続されて被乗
数の拡張符号ビットに対する部分積を累積して加算する
符号伝送ユニットと、入力される選択信号によって符号
付き数間の乗算であるか符号なし数間の乗算であるかを
判別し、該判別結果に基づいて乗数と被乗数に拡張符号
ビットを提供する選択器とからなることを特徴とする。
【００１７】更に、本発明に係る符号付き／符号なし数
兼用乗算器は、前記シフト・反転ユニット及び第１ない
し第３部分積発生器から出力されるキャリーと第４部分
積発生器から出力される和およびキャリーが入力され、
これを累積して加算するキャリー・ルック・アヘッド加
算器を含むことを特徴とする。
兼用乗算器は、前記シフト・反転ユニット及び第１ない
し第３部分積発生器から出力されるキャリーと第４部分
積発生器から出力される和およびキャリーが入力され、
これを累積して加算するキャリー・ルック・アヘッド加
算器を含むことを特徴とする。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照しながら詳細に説明する。
図面を参照しながら詳細に説明する。
【００１９】本発明による乗算器を説明する前に、８ビ
ット×８ビットの乗算を例に挙げて本発明の実施の形態
が適用される乗算過程について説明する。
ット×８ビットの乗算を例に挙げて本発明の実施の形態
が適用される乗算過程について説明する。
【００２０】被乗数をＡ、乗数をＢとし、（−４）×
（−２）の乗算を、符号付き数、符号なし数、２進数に
よって表現すると次のようになる。
（−２）の乗算を、符号付き数、符号なし数、２進数に
よって表現すると次のようになる。
【００２１】
【数１】 Ａ × Ｂ （−４） × （−２） ・・・・符号付き数 ＋２５２ × ＋２５４ ・・・・符号なし数 １１１１ １１００ × １１１１ １１１０ ・・・・２進数
【００２２】上記のように表現される符号付き数間の乗
算過程を数式で表現すると次のようになる。
算過程を数式で表現すると次のようになる。
【００２３】
【数２】 Ａ １１｜１１｜１１｜００ × Ｂ １１｜１１｜１１｜１０ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−− （−２ｘ） ００｜００｜００｜００｜００｜００｜１０｜００ （ ０ｘ） ００｜００｜００｜００｜００｜００｜００ （ ０ｘ） ００｜００｜００｜００｜００｜００ （ ０ｘ） ００｜００｜００｜００｜００ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ｐ ００｜００｜００｜００｜００｜００｜１０｜００
【００２４】上記数式において中間ブロックの左側の
（−２ｘ）と（０ｘ）は乗数のリコード・デジットであ
る。このリコード・デジットを得るには、まず、乗数の
三つのビットを一つのビット組に纏め、各ビット組が所
定のリコード・デジットのどれに該当するか判別する。
そのビット組を判別するテーブルは次のとおりである。
（−２ｘ）と（０ｘ）は乗数のリコード・デジットであ
る。このリコード・デジットを得るには、まず、乗数の
三つのビットを一つのビット組に纏め、各ビット組が所
定のリコード・デジットのどれに該当するか判別する。
そのビット組を判別するテーブルは次のとおりである。
【００２５】
【表１】 ビット（ｉ＋１） ビットｉ ビット（ｉ−１） リコード・デジット ０ ０ ０ ０ｘ ０ ０ １ ＋１ｘ ０ １ ０ ＋１ｘ ０ １ １ ＋２ｘ １ ０ ０ −２ｘ １ ０ １ −１ｘ １ １ ０ −１ｘ １ １ １ ０ｘ
【００２６】上記表のリコード・デジット０ｘは、部分
積に０を加算する演算を行い、リコード・デジット１ｘ
は、部分積に被乗数Ａを加算する演算を行い、リコード
・デジット２ｘは、部分積に２倍の被乗数２Ａを加算す
る演算を行い、リコード・デジット（−１ｘ）は部分積
から被乗数Ａを引算する演算を行い、リコード・デジッ
ト（−２ｘ）は部分積から２倍の被乗数２Ａを引算する
演算を行なう。
積に０を加算する演算を行い、リコード・デジット１ｘ
は、部分積に被乗数Ａを加算する演算を行い、リコード
・デジット２ｘは、部分積に２倍の被乗数２Ａを加算す
る演算を行い、リコード・デジット（−１ｘ）は部分積
から被乗数Ａを引算する演算を行い、リコード・デジッ
ト（−２ｘ）は部分積から２倍の被乗数２Ａを引算する
演算を行なう。
【００２７】これによって、乗数Ｂの上位ビットからリ
コード・デジット０ｘ、０ｘ、０ｘ、（−２ｘ）が順に
得られる。そして、（−２ｘ）のリコード・デジットに
対応して行なわれる演算に必要な−２Ａを得るため、Ａ
を反転した後１を加算し、左側に１ビットシフトさせ
る。
コード・デジット０ｘ、０ｘ、０ｘ、（−２ｘ）が順に
得られる。そして、（−２ｘ）のリコード・デジットに
対応して行なわれる演算に必要な−２Ａを得るため、Ａ
を反転した後１を加算し、左側に１ビットシフトさせ
る。
【００２８】このようにして、前記乗算においては四つ
の部分積が得られ、結果Ｐは十進数８になる。
の部分積が得られ、結果Ｐは十進数８になる。
【００２９】一方、符号なし数間の乗算のためには入力
の符号ビットの前に２ビットを拡張しなければならな
い。これを数式で表現すると次のようになる。
の符号ビットの前に２ビットを拡張しなければならな
い。これを数式で表現すると次のようになる。
【００３０】
【数３】 Ａ ００｜１１｜１１｜１１｜００ × Ｂ ００｜１１｜１１｜１１｜１０ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− （−２ｘ） １１｜１１｜１１｜１０｜００｜００｜１０｜００ （ ０ｘ） ００｜００｜００｜００｜００｜００｜００ （ ０ｘ） ００｜００｜００｜００｜００｜００ （ ０ｘ） ００｜００｜００｜００｜００ （＋１ｘ） １１｜１１｜１１｜００ −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−− Ｐ １１｜１１｜１０｜１０｜００｜００｜１０｜００
【００３１】上記数式におけるリコード・デジットも乗
数のビット組から生成され、符号付き数間の乗算に比べ
部分積が一つ増加して五つになっている。乗数のビット
組は、上記乗算を例にすると、（００１１１１１１１
０）である乗数Ｂに対し、各ビット組が一つのビットを
重畳されるようにして、（００１）、（１１１）、（１
１１）、（１１１）、（１００）というビット組に区分
される。なお、最後のビット組が２ビットである場合に
は、ビット組のうち三番目のビットは０であるとする。
数のビット組から生成され、符号付き数間の乗算に比べ
部分積が一つ増加して五つになっている。乗数のビット
組は、上記乗算を例にすると、（００１１１１１１１
０）である乗数Ｂに対し、各ビット組が一つのビットを
重畳されるようにして、（００１）、（１１１）、（１
１１）、（１１１）、（１００）というビット組に区分
される。なお、最後のビット組が２ビットである場合に
は、ビット組のうち三番目のビットは０であるとする。
【００３２】前記符号なし数間の乗算は、以下に数式で
表現する一般的な乗算過程と比べてみると、結果が正確
で、かつ、効率的であることがわかる。
表現する一般的な乗算過程と比べてみると、結果が正確
で、かつ、効率的であることがわかる。
【００３３】
【数４】 Ａ １１｜１１｜１１｜００ × Ｂ １１｜１１｜１１｜１０ −−−−−−−−−−−−−−−−−−−−−−−−−−−− ００｜００｜００｜００ １｜１１｜１１｜１０｜０ １１｜１１｜１１｜００｜ １｜１１｜１１｜１０｜０ １１｜１１｜１１｜００｜ １｜１１｜１１｜１０｜０ １１｜１１｜１１｜００ １｜１１｜１１｜１０｜０ −−−−−−−−−−−−−−−−−−−−−−−−−−−− Ｐ １１｜１１｜１０｜１０｜００｜００｜１０｜００ これを、十進数で表現すると、２５２×２５４＝６４０
０８となる。
０８となる。
【００３４】次に、前述した符号付き数間の乗算および
符号なし数間の乗算を選択的に行なえる本発明による乗
算器について図１を参照して説明する。図１は、本発明
による符号付き／符号なし数兼用乗算器の構成ブロック
図である。
符号なし数間の乗算を選択的に行なえる本発明による乗
算器について図１を参照して説明する。図１は、本発明
による符号付き／符号なし数兼用乗算器の構成ブロック
図である。
【００３５】図１に示すように、本発明による乗算器
は、選択器２１、エンコーダ２２、符号伝送ユニット２
３、シフト・反転ユニット２４、第１ないし第４部分積
発生器２５、２６、２７、２８およびキャリー・ルック
・アヘッド加算器２９からなる。なお、図１に示されて
いる乗算器は、８×８乗算器であり、Ａは被乗数、Ｂは
乗数を表す。
は、選択器２１、エンコーダ２２、符号伝送ユニット２
３、シフト・反転ユニット２４、第１ないし第４部分積
発生器２５、２６、２７、２８およびキャリー・ルック
・アヘッド加算器２９からなる。なお、図１に示されて
いる乗算器は、８×８乗算器であり、Ａは被乗数、Ｂは
乗数を表す。
【００３６】図１を参照すると、８ビットの乗数Ｂが３
ビットずつ区分されて入力されるエンコーダ２２は、乗
数のビット組をコーディングしてビット組に対応するリ
コード・デジット（−２ｘ, −１ｘ, ０ｘ, ＋１ｘ, ＋
２ｘ）の集合を生成する。リコード・デジットを生成す
る方法は前述したとおりである。
ビットずつ区分されて入力されるエンコーダ２２は、乗
数のビット組をコーディングしてビット組に対応するリ
コード・デジット（−２ｘ, −１ｘ, ０ｘ, ＋１ｘ, ＋
２ｘ）の集合を生成する。リコード・デジットを生成す
る方法は前述したとおりである。
【００３７】前記リコード・デジット集合の各リコード
・デジットはシフト・反転ユニット２４及び第１ないし
第４部分積発生器２５〜２８のうちの対応する一つに伝
達される。シフト・反転ユニット２４と第１ないし第４
部分積発生器２５〜２８においては入力されたリコード
・デジットに従い８ビットの被乗数Ａに対して該当する
演算が行なわれる。シフト・反転ユニット２４はエンコ
ーダ２２から提供されるリコード・デジットと３ビット
ずつ区分された被乗数Ａが入力され、前記リコード・デ
ジットに該当する演算を前記被乗数Ａの各３ビットに対
して行い、その結果から生成される和とキャリーを第１
部分積発生器２５に出力する。この実施形態において、
部分積は和とキャリーを意味する。
・デジットはシフト・反転ユニット２４及び第１ないし
第４部分積発生器２５〜２８のうちの対応する一つに伝
達される。シフト・反転ユニット２４と第１ないし第４
部分積発生器２５〜２８においては入力されたリコード
・デジットに従い８ビットの被乗数Ａに対して該当する
演算が行なわれる。シフト・反転ユニット２４はエンコ
ーダ２２から提供されるリコード・デジットと３ビット
ずつ区分された被乗数Ａが入力され、前記リコード・デ
ジットに該当する演算を前記被乗数Ａの各３ビットに対
して行い、その結果から生成される和とキャリーを第１
部分積発生器２５に出力する。この実施形態において、
部分積は和とキャリーを意味する。
【００３８】第１部分積発生器２５は、シフト・反転ユ
ニット２４から出力される和とキャリーが入力され、第
２ないし第４部分積発生器２６、２７、２８は前段の部
分積発生器から出力される和とキャリーが入力される。
また、各部分積発生器２５〜２８はエンコーダ２２から
対応するリコード・デジットが入力され、３ビットずつ
区分された被乗数Ａが入力される。各部分積発生器２５
〜２８は、入力されたリコード・デジットに該当する演
算を前記入力された被乗数Ａに対して行い、その結果を
前段から入力された和およびキャリーに加算して新しい
和とキャリーを生成し、この生成された和とキャリーを
次の段に出力する。このような機能を行なうため、各部
分積発生器２５〜２８は内部にシフト・反転ユニット２
４と同一の構造のシフト・反転手段と、前段から入力さ
れた和およびキャリーと前記シフト・反転手段の出力を
加算するための加算手段を含む。
ニット２４から出力される和とキャリーが入力され、第
２ないし第４部分積発生器２６、２７、２８は前段の部
分積発生器から出力される和とキャリーが入力される。
また、各部分積発生器２５〜２８はエンコーダ２２から
対応するリコード・デジットが入力され、３ビットずつ
区分された被乗数Ａが入力される。各部分積発生器２５
〜２８は、入力されたリコード・デジットに該当する演
算を前記入力された被乗数Ａに対して行い、その結果を
前段から入力された和およびキャリーに加算して新しい
和とキャリーを生成し、この生成された和とキャリーを
次の段に出力する。このような機能を行なうため、各部
分積発生器２５〜２８は内部にシフト・反転ユニット２
４と同一の構造のシフト・反転手段と、前段から入力さ
れた和およびキャリーと前記シフト・反転手段の出力を
加算するための加算手段を含む。
【００３９】次に、シフト・反転ユニット２４または各
部分積発生器２５〜２８において行なわれる各リコード
・デジットに該当する演算動作を具体的にみてみると、
まず、リコード・デジットが（−２ｘ）である場合に
は、被乗数Ａから−２Ａを得るため、Ａを反転した後１
を加算し、左に１ビットシフトさせて得られるデータを
前段の中間結果である部分積に加算する。
部分積発生器２５〜２８において行なわれる各リコード
・デジットに該当する演算動作を具体的にみてみると、
まず、リコード・デジットが（−２ｘ）である場合に
は、被乗数Ａから−２Ａを得るため、Ａを反転した後１
を加算し、左に１ビットシフトさせて得られるデータを
前段の中間結果である部分積に加算する。
【００４０】また、リコード・デジットが（−１ｘ）で
ある場合には、被乗数Ａから−Ａを得るため、Ａを反転
した後、１を加算して得たデータを前段の中間結果であ
る部分積と加算する。リコード・デジットが０ｘである
場合には、０を前段の中間結果である部分積に加算する
が、０ｘによる実質的な演算の効果はない。リコード・
デジットが１ｘである場合には、Ａを前段の中間結果で
ある部分積に加算する。リコード・デジットが２ｘであ
る場合には、被乗数Ａから２Ａを得るため、Ａを左側に
１ビットシフトさせて得たデータを前段の部分積に加算
する。
ある場合には、被乗数Ａから−Ａを得るため、Ａを反転
した後、１を加算して得たデータを前段の中間結果であ
る部分積と加算する。リコード・デジットが０ｘである
場合には、０を前段の中間結果である部分積に加算する
が、０ｘによる実質的な演算の効果はない。リコード・
デジットが１ｘである場合には、Ａを前段の中間結果で
ある部分積に加算する。リコード・デジットが２ｘであ
る場合には、被乗数Ａから２Ａを得るため、Ａを左側に
１ビットシフトさせて得たデータを前段の部分積に加算
する。
【００４１】このように動作するシフト・反転ユニット
２４と第１ないし第４部分積発生器２５〜２８の出力
は、キャリー・ルック・アヘッド加算器２９を通じて外
部に出力される。
２４と第１ないし第４部分積発生器２５〜２８の出力
は、キャリー・ルック・アヘッド加算器２９を通じて外
部に出力される。
【００４２】符号伝送ユニット２３は、シフト・反転ユ
ニット２４、第１ないし第３部分積発生器２５、２６、
２７から出力される乗数Ｂおよび被乗数Ａの拡張された
符号ビットに対する部分積を累積して加算し、その加算
結果を第４部分積発生器２８に出力する。
ニット２４、第１ないし第３部分積発生器２５、２６、
２７から出力される乗数Ｂおよび被乗数Ａの拡張された
符号ビットに対する部分積を累積して加算し、その加算
結果を第４部分積発生器２８に出力する。
【００４３】キャリー・ルック・アヘッド加算器２９
は、第４部分積発生器２８において生成される和および
キャリーとシフト・反転ユニット２４及び第１ないし第
３部分積発生器２５、２６、２７から出力されるキャリ
ーを入力し、前記入力を順に加算して１６ビットの出力
を生成する。このようなキャリー・ルック・アヘッド加
算器２９は回路の全体的な演算速度を速くする。
は、第４部分積発生器２８において生成される和および
キャリーとシフト・反転ユニット２４及び第１ないし第
３部分積発生器２５、２６、２７から出力されるキャリ
ーを入力し、前記入力を順に加算して１６ビットの出力
を生成する。このようなキャリー・ルック・アヘッド加
算器２９は回路の全体的な演算速度を速くする。
【００４４】本発明による乗算器においては選択器２１
により符号なし数間の乗算と符号付き数間の乗算が選択
できる。例えば、選択信号ｓｅｌが「１」であると符号
付き数間の乗算であり、選択信号ｓｅｌが「０」である
と符号なし数間の乗算であるとする。
により符号なし数間の乗算と符号付き数間の乗算が選択
できる。例えば、選択信号ｓｅｌが「１」であると符号
付き数間の乗算であり、選択信号ｓｅｌが「０」である
と符号なし数間の乗算であるとする。
【００４５】この場合、選択信号ｓｅｌが「０」である
と乗数Ｂと被乗数Ａの拡張された符号ビットが常に
「０」にセットされる。すなわち、選択器２１から出力
されるＡ〈９〉、Ａ〈８〉およびＢ〈９〉、Ｂ〈８〉は
「０」になる。
と乗数Ｂと被乗数Ａの拡張された符号ビットが常に
「０」にセットされる。すなわち、選択器２１から出力
されるＡ〈９〉、Ａ〈８〉およびＢ〈９〉、Ｂ〈８〉は
「０」になる。
【００４６】一方、選択信号ｓｅｌが「１」であると、
乗数Ｂと被乗数Ａの符号ビットである最上位ビットＡ
〈７〉、Ｂ〈７〉の状態に従って拡張符号ビットの値が
決まる。すなわち、Ａ〈７〉またはＢ〈７〉が「１」で
あると、選択器２１から出力されるＡ〈９〉Ａ〈８〉ま
たはＢ〈９〉Ｂ〈８〉はそれぞれ「１１」になり、Ａ
〈７〉またはＢ〈７〉が「０」であると、選択器２１か
ら出力されるＡ〈９〉Ａ〈８〉またはＢ〈９〉Ｂ〈８〉
はそれぞれ「００」になる。従って、外部から選択信号
ｓｅｌを制御すると、選択器２１は符号付き数間の乗算
であるか符号なし数間の乗算であるかに従い適切に拡張
ビットを乗数Ｂおよび被乗数Ａに提供し、これによっ
て、この発明による乗算器においては符号付き数間の乗
算及び符号なし数間の乗算を処理できるようになる。
乗数Ｂと被乗数Ａの符号ビットである最上位ビットＡ
〈７〉、Ｂ〈７〉の状態に従って拡張符号ビットの値が
決まる。すなわち、Ａ〈７〉またはＢ〈７〉が「１」で
あると、選択器２１から出力されるＡ〈９〉Ａ〈８〉ま
たはＢ〈９〉Ｂ〈８〉はそれぞれ「１１」になり、Ａ
〈７〉またはＢ〈７〉が「０」であると、選択器２１か
ら出力されるＡ〈９〉Ａ〈８〉またはＢ〈９〉Ｂ〈８〉
はそれぞれ「００」になる。従って、外部から選択信号
ｓｅｌを制御すると、選択器２１は符号付き数間の乗算
であるか符号なし数間の乗算であるかに従い適切に拡張
ビットを乗数Ｂおよび被乗数Ａに提供し、これによっ
て、この発明による乗算器においては符号付き数間の乗
算及び符号なし数間の乗算を処理できるようになる。
【００４７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、修正ブース・アルゴリズムを適用した符号付き数
間の乗算および符号なし数間の乗算を選択的に行なえる
乗算器を提供できる。特に、本発明においては符号なし
数間の乗算の際、選択器を通じて入力の拡張ビットを提
供することにより符号付き数間の乗算ばかりでなく符号
なし数間の乗算をも行なうことができ、回路の構成が簡
単で演算処理速度を低下させずかつ集積回路に実装した
時に比較的少ない面積を占めるようにすることができ
る。
れば、修正ブース・アルゴリズムを適用した符号付き数
間の乗算および符号なし数間の乗算を選択的に行なえる
乗算器を提供できる。特に、本発明においては符号なし
数間の乗算の際、選択器を通じて入力の拡張ビットを提
供することにより符号付き数間の乗算ばかりでなく符号
なし数間の乗算をも行なうことができ、回路の構成が簡
単で演算処理速度を低下させずかつ集積回路に実装した
時に比較的少ない面積を占めるようにすることができ
る。
【図１】本発明による符号付き／符号なし数兼用乗算器
の構成ブロック図である。
の構成ブロック図である。
【図２】通常の２の補数乗算器の構成ブロック図であ
る。
る。
２１ 選択器 ２２ エンコーダ ２３ 符号伝送ユニット ２４ シフト・反転ユニット ２５、２６、２７、２８ 第１〜第４部分積発生器 ２９ キャリー・ルック・アヘッド加算器
Claims (4)
- 【請求項１】 Ｍ×Ｎの乗算を行なう乗算器において、 乗数のビット組をコーディングして各ビット組に対応す
るリコード・デジットを生成するエンコーダと、 該エンコーダから伝送されるリコード・デジットによっ
て被乗数のシフト及び反転動作を行い部分積を生成する
シフト・反転ユニットと、 前記エンコーダから伝送されるリコード・デジットに従
いそれに対応する演算を被乗数に対して行い、この演算
結果を前記シフト・反転ユニットから出力される部分積
と加算して所定の部分積を生成する第１部分積発生器
と、 該第１部分積発生器の出力に順に連結されて前段の出力
データと伝送されたリコード・デジットに従った被乗数
に対する演算結果を加算して部分積をそれぞれ生成する
第２ないし第４部分積発生器と、 前記シフト・反転ユニットと前記第１ないし第４部分積
発生器に接続され、被乗数の拡張符号ビットに対する部
分積を累積して加算する符号伝送ユニットと、 入力される選択信号によって符号付き数間の乗算である
か符号なし数間の乗算であるかを判別し、該判別結果に
基づいて乗数と被乗数に拡張符号ビットを提供する選択
器とからなることを特徴とする符号付き／符号なし数兼
用乗算器。 - 【請求項２】 前記部分積は、和とキャリーとからなる
ことを特徴とする請求項１に記載の符号付き／符号なし
数兼用乗算器。 - 【請求項３】 前記シフト・反転ユニット及び第１ない
し第３部分積発生器から出力されるキャリーと第４部分
積発生器から出力される和およびキャリーを入力し、こ
れを累積して加算するキャリー・ルック・アヘッド加算
器を更に含むことを特徴とする請求項２に記載の符号付
き／符号なし数兼用乗算器。 - 【請求項４】 前記Ｍ×Ｎの乗算は、８×８の乗算であ
ることを特徴とする請求項１に記載の符号付き／符号な
し数兼用乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012754A KR0158647B1 (ko) | 1995-05-22 | 1995-05-22 | 부호/무부호 수 겸용 곱셈기 |
| KR1995-12754 | 1996-05-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08314697A true JPH08314697A (ja) | 1996-11-29 |
Family
ID=19415048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8117487A Pending JPH08314697A (ja) | 1995-05-22 | 1996-05-13 | 符号付き／符号なし数兼用乗算器 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH08314697A (ja) |
| KR (1) | KR0158647B1 (ja) |
| CN (1) | CN1086816C (ja) |
| DE (1) | DE19545900B4 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007094223A1 (ja) | 2006-02-15 | 2007-08-23 | Matsushita Electric Industrial Co., Ltd. | 乗算器、デジタルフィルタ、信号処理装置、合成装置、合成プログラム、および合成プログラム記録媒体 |
| CN113656751A (zh) * | 2021-08-10 | 2021-11-16 | 上海新氦类脑智能科技有限公司 | 无符号dac实现有符号运算的方法、装置、设备和介质 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004092946A1 (fr) * | 2003-04-17 | 2004-10-28 | Zhizhong Li | Procede et processeur d'ingenierie numerique a ligne mixte de qn-aire et de report |
| US7809783B2 (en) * | 2006-02-15 | 2010-10-05 | Qualcomm Incorporated | Booth multiplier with enhanced reduction tree circuitry |
| US7797366B2 (en) * | 2006-02-15 | 2010-09-14 | Qualcomm Incorporated | Power-efficient sign extension for booth multiplication methods and systems |
| US8495125B2 (en) * | 2009-05-27 | 2013-07-23 | Microchip Technology Incorporated | DSP engine with implicit mixed sign operands |
| CN101944009B (zh) * | 2009-07-06 | 2012-04-18 | 北京中电华大电子设计有限责任公司 | 一种集成电路中除法器商的处理装置 |
| CN106897046B (zh) * | 2017-01-24 | 2019-04-23 | 青岛专用集成电路设计工程技术研究中心 | 一种定点乘累加器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4831577A (en) * | 1986-09-17 | 1989-05-16 | Intersil, Inc. | Digital multiplier architecture with triple array summation of partial products |
| US4868778A (en) * | 1987-05-19 | 1989-09-19 | Harris Corporation | Speed enhancement for multipliers using minimal path algorithm |
| US4926371A (en) * | 1988-12-28 | 1990-05-15 | International Business Machines Corporation | Two's complement multiplication with a sign magnitude multiplier |
| JP2597736B2 (ja) * | 1990-07-17 | 1997-04-09 | 株式会社東芝 | 高速乗算器 |
| US5153850A (en) * | 1990-08-24 | 1992-10-06 | Mass Microsystems | Method and apparatus for modifying two's complement multiplier to perform unsigned magnitude multiplication |
| JPH05150950A (ja) * | 1991-11-29 | 1993-06-18 | Sony Corp | 乗算回路 |
| TW421757B (en) * | 1996-06-06 | 2001-02-11 | Matsushita Electric Ind Co Ltd | Arithmetic processor |
-
1995
- 1995-05-22 KR KR1019950012754A patent/KR0158647B1/ko not_active IP Right Cessation
- 1995-12-08 DE DE19545900A patent/DE19545900B4/de not_active Expired - Fee Related
- 1995-12-11 CN CN95120595A patent/CN1086816C/zh not_active Expired - Fee Related
-
1996
- 1996-05-13 JP JP8117487A patent/JPH08314697A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007094223A1 (ja) | 2006-02-15 | 2007-08-23 | Matsushita Electric Industrial Co., Ltd. | 乗算器、デジタルフィルタ、信号処理装置、合成装置、合成プログラム、および合成プログラム記録媒体 |
| CN113656751A (zh) * | 2021-08-10 | 2021-11-16 | 上海新氦类脑智能科技有限公司 | 无符号dac实现有符号运算的方法、装置、设备和介质 |
| CN113656751B (zh) * | 2021-08-10 | 2024-02-27 | 上海新氦类脑智能科技有限公司 | 无符号dac实现有符号运算的方法、装置、设备和介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1136680A (zh) | 1996-11-27 |
| KR960042336A (ko) | 1996-12-21 |
| DE19545900B4 (de) | 2005-08-25 |
| KR0158647B1 (ko) | 1998-12-15 |
| DE19545900A1 (de) | 1996-11-28 |
| CN1086816C (zh) | 2002-06-26 |
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Legal Events
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