JPH0846053A - Ａｃ型プラズマディスプレイ駆動用ｉｃ - Google Patents
Ａｃ型プラズマディスプレイ駆動用ｉｃInfo
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- JPH0846053A JPH0846053A JP6174959A JP17495994A JPH0846053A JP H0846053 A JPH0846053 A JP H0846053A JP 6174959 A JP6174959 A JP 6174959A JP 17495994 A JP17495994 A JP 17495994A JP H0846053 A JPH0846053 A JP H0846053A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＡＣ型プラズマディスプレイ駆動用ＩＣの消費
電流の抑制とチップ面積の縮小を図る。 【構成】ＡＣ型プラズマディスプレイ駆動用ＩＣを、Ｓ
ＯＩ基板のような誘電体分離基板に形成することによ
り、接合分離基板で見られた寄生効果を防止する。ま
た、誘電体分離溝による素子分離を行い、分離領域の幅
を約１／７にしてチップ面積を縮小する。ＭＯＳゲート
電極を有するバイポーラデバイスの採用によっても、通
電容量が増すのでチップ面積の縮小が可能になる。ＳＯ
Ｉ基板のｎドリフト層の比抵抗を５〜５０Ω・ｃｍ、厚
さを５〜２０μｍとする。
電流の抑制とチップ面積の縮小を図る。 【構成】ＡＣ型プラズマディスプレイ駆動用ＩＣを、Ｓ
ＯＩ基板のような誘電体分離基板に形成することによ
り、接合分離基板で見られた寄生効果を防止する。ま
た、誘電体分離溝による素子分離を行い、分離領域の幅
を約１／７にしてチップ面積を縮小する。ＭＯＳゲート
電極を有するバイポーラデバイスの採用によっても、通
電容量が増すのでチップ面積の縮小が可能になる。ＳＯ
Ｉ基板のｎドリフト層の比抵抗を５〜５０Ω・ｃｍ、厚
さを５〜２０μｍとする。
Description
【０００１】
【産業上の利用分野】本発明は誘電体分離半導体基板上
に形成されたＡＣ型プラズマディスプレイ駆動用ＩＣに
関する。
に形成されたＡＣ型プラズマディスプレイ駆動用ＩＣに
関する。
【０００２】
【従来の技術】図７に、ＡＣ型プラズマディスプレイ
（以下ＰＤＰと略す）３の駆動方式を示す。通常ＰＤＰ
３は、走査用ＩＣ（以下スキャンドライバと称する）１
とアドレスドライバ２によって駆動される。両ドライバ
とも多段ビットで構成され，駆動信号によって各ビット
に対応するＰＤＰセル４が点灯してＰＤＰの表示が実現
される。このビット数はＰＤＰの階調数に依存し，現在
では６４階調に対応した６４ビットが一般的となってい
る。
（以下ＰＤＰと略す）３の駆動方式を示す。通常ＰＤＰ
３は、走査用ＩＣ（以下スキャンドライバと称する）１
とアドレスドライバ２によって駆動される。両ドライバ
とも多段ビットで構成され，駆動信号によって各ビット
に対応するＰＤＰセル４が点灯してＰＤＰの表示が実現
される。このビット数はＰＤＰの階調数に依存し，現在
では６４階調に対応した６４ビットが一般的となってい
る。
【０００３】図８に、スキャンドライバ１の１ビット分
の回路を示す。この回路は出力段回路が高耐圧のｐチャ
ネルＭＯＳＦＥＴ７とｎチャネルＭＯＳＦＥＴ８で構成
されたトーテムポール型となっている。そして上アーム
側のｐチャネルＭＯＳＦＥＴ７の駆動信号を作る抵抗１
１とＭＯＳＦＥＴ６からなるレベルシフタ回路および出
力段デバイス７、８を駆動する駆動回路５が含まれてい
る。さらにＰＤＰのサステインモード時に全ビットのＰ
ＤＰセルを同時に点灯するための高耐圧ダイオード９、
１０から構成されている。ＶDHは負荷電源、Ｄ0 は出
力、ＧＮＤはグランド端子である。ＳＵ、ＳＤはＰＤＰ
のサステインモード時に全ビットのＰＤＰセルを同時に
点灯するための端子である。６４階調のＡＣ型プラズマ
ディスプレイではスキャンドライバ１にこの回路が６４
ビット分含まれている。
の回路を示す。この回路は出力段回路が高耐圧のｐチャ
ネルＭＯＳＦＥＴ７とｎチャネルＭＯＳＦＥＴ８で構成
されたトーテムポール型となっている。そして上アーム
側のｐチャネルＭＯＳＦＥＴ７の駆動信号を作る抵抗１
１とＭＯＳＦＥＴ６からなるレベルシフタ回路および出
力段デバイス７、８を駆動する駆動回路５が含まれてい
る。さらにＰＤＰのサステインモード時に全ビットのＰ
ＤＰセルを同時に点灯するための高耐圧ダイオード９、
１０から構成されている。ＶDHは負荷電源、Ｄ0 は出
力、ＧＮＤはグランド端子である。ＳＵ、ＳＤはＰＤＰ
のサステインモード時に全ビットのＰＤＰセルを同時に
点灯するための端子である。６４階調のＡＣ型プラズマ
ディスプレイではスキャンドライバ１にこの回路が６４
ビット分含まれている。
【０００４】図において、ｐチャネルＭＯＳＦＥＴ７が
オンすれば、出力端子Ｄ0 の電位は負荷電源端子ＶDHの
電位になり、ｎチャネルＭＯＳＦＥＴ８がオンすれば、
出力端子Ｄ0 の電位はＧＮＤ端子の電位になる。実際に
は出力端子Ｄ0 にはコンデンサが接続され、そのコンデ
ンサが充、放電するのである。従来このＩＣは図９，１
０に示すようなｐ型基板３４上にｎ型エピタキシャル層
３６を成長させた接合分離基板に形成されていた。図９
は上アーム側を構成するｐチャネルＭＯＳＦＥＴの断面
図を示し，図１０は下アーム側を構成するｎチャネルＭ
ＯＳＦＥＴの断面図を示す。
オンすれば、出力端子Ｄ0 の電位は負荷電源端子ＶDHの
電位になり、ｎチャネルＭＯＳＦＥＴ８がオンすれば、
出力端子Ｄ0 の電位はＧＮＤ端子の電位になる。実際に
は出力端子Ｄ0 にはコンデンサが接続され、そのコンデ
ンサが充、放電するのである。従来このＩＣは図９，１
０に示すようなｐ型基板３４上にｎ型エピタキシャル層
３６を成長させた接合分離基板に形成されていた。図９
は上アーム側を構成するｐチャネルＭＯＳＦＥＴの断面
図を示し，図１０は下アーム側を構成するｎチャネルＭ
ＯＳＦＥＴの断面図を示す。
【０００５】図９において、ｐ型基板５４のそれぞれ所
定の領域にｎ埋め込み層５５およびｐ分離領域５７のた
めの不純物を導入したのち、エピタキシャル成長により
ｎエピタキシャル層５６が積層されている。ｎエピタキ
シャル層５６の表面からｐ分離領域５７およびｎウォー
ル領域５８の深い拡散を行い、素子形成領域が分離さ
れ、ｎウォール領域５８はｎ埋め込み層５５に達してい
る。ｐウェル領域６３に接してｐオフセット領域６４、
ｐウェル領域６３の表面層にｐドレイン領域６５が形成
され、ｎウォール領域５８に接してｎベース領域６０
が、その表面層に、ｐソース領域６１とｎコンタクト領
域６２が形成されている。ｐソース領域６１とｐオフセ
ット領域６４に挟まれたｎエピタキシャル層５６の表面
露出部およびｎベース領域６０の表面上にゲート絶縁膜
６６を介してゲート電極６７が設けられ、また、ｐソー
ス領域６１とｎコンタクト領域６２に共通に接触し、Ｓ
端子に接続されるソース電極６８と、ｐドレイン領域６
５の上にＤ端子に接続されるドレイン電極６９がそれぞ
れ設けられている。また、ｐ分離領域５７の上にアイソ
レーション電極５９が設けられている。このｐチャネル
ＭＯＳＦＥＴは、ゲート電極６７に接続されたＧ端子へ
の電圧印加により、Ｓ−Ｄ端子間が導通する。
定の領域にｎ埋め込み層５５およびｐ分離領域５７のた
めの不純物を導入したのち、エピタキシャル成長により
ｎエピタキシャル層５６が積層されている。ｎエピタキ
シャル層５６の表面からｐ分離領域５７およびｎウォー
ル領域５８の深い拡散を行い、素子形成領域が分離さ
れ、ｎウォール領域５８はｎ埋め込み層５５に達してい
る。ｐウェル領域６３に接してｐオフセット領域６４、
ｐウェル領域６３の表面層にｐドレイン領域６５が形成
され、ｎウォール領域５８に接してｎベース領域６０
が、その表面層に、ｐソース領域６１とｎコンタクト領
域６２が形成されている。ｐソース領域６１とｐオフセ
ット領域６４に挟まれたｎエピタキシャル層５６の表面
露出部およびｎベース領域６０の表面上にゲート絶縁膜
６６を介してゲート電極６７が設けられ、また、ｐソー
ス領域６１とｎコンタクト領域６２に共通に接触し、Ｓ
端子に接続されるソース電極６８と、ｐドレイン領域６
５の上にＤ端子に接続されるドレイン電極６９がそれぞ
れ設けられている。また、ｐ分離領域５７の上にアイソ
レーション電極５９が設けられている。このｐチャネル
ＭＯＳＦＥＴは、ゲート電極６７に接続されたＧ端子へ
の電圧印加により、Ｓ−Ｄ端子間が導通する。
【０００６】図１０においては、やはり、ｐ型基板５４
の上にｎエピタキシャル層５６が積層され、ｎ埋め込み
層５５とｐ分離領域５７が形成されている。ｎ埋め込み
層５５に達するｎウォール領域７４があり、他には、い
ずれもエピタキシャル層５６の表面層にｐベース領域７
０、その内部にｎソース領域７１とｐコンタクト領域７
２が、ｎウォール領域７４の表面層にｎドレイン領域７
５が形成されている。ｎソース領域７１とｎエピタキシ
ャル層５６の表面露出部に挟まれたｐベース領域７０の
表面上にゲート絶縁膜７６を介してゲート電極７７が設
けられ、ｎソース領域７１とｐコンタクト領域７２とに
共通に接触し、Ｓ端子に接続されるソース電極７８、ｎ
ドレイン領域７５に接触し、Ｄ端子に接続されるドレイ
ン電極７９が設けられている。このｎチャネルＭＯＳＦ
ＥＴは、ゲート電極７７に接触するＧ端子への電圧印加
により、Ｓ−Ｄ端子間が導通する。このｎチャネルＭＯ
ＳＦＥＴでは、通電容量を大きくして出力端子に接続さ
れたコンデンサの放電時間を短くするため、電流が上下
に流れるようにたて型ＭＯＳＦＥＴに近い構成にして、
ｐベース領域７０を多数形成している。
の上にｎエピタキシャル層５６が積層され、ｎ埋め込み
層５５とｐ分離領域５７が形成されている。ｎ埋め込み
層５５に達するｎウォール領域７４があり、他には、い
ずれもエピタキシャル層５６の表面層にｐベース領域７
０、その内部にｎソース領域７１とｐコンタクト領域７
２が、ｎウォール領域７４の表面層にｎドレイン領域７
５が形成されている。ｎソース領域７１とｎエピタキシ
ャル層５６の表面露出部に挟まれたｐベース領域７０の
表面上にゲート絶縁膜７６を介してゲート電極７７が設
けられ、ｎソース領域７１とｐコンタクト領域７２とに
共通に接触し、Ｓ端子に接続されるソース電極７８、ｎ
ドレイン領域７５に接触し、Ｄ端子に接続されるドレイ
ン電極７９が設けられている。このｎチャネルＭＯＳＦ
ＥＴは、ゲート電極７７に接触するＧ端子への電圧印加
により、Ｓ−Ｄ端子間が導通する。このｎチャネルＭＯ
ＳＦＥＴでは、通電容量を大きくして出力端子に接続さ
れたコンデンサの放電時間を短くするため、電流が上下
に流れるようにたて型ＭＯＳＦＥＴに近い構成にして、
ｐベース領域７０を多数形成している。
【０００７】この両デバイスの素子分離はグランド電位
に固定されたｐ分離領域５７によって達成されている。
に固定されたｐ分離領域５７によって達成されている。
【０００８】
【発明が解決しようとする課題】しかしこの接合分離基
板では寄生のトランジスタが存在するため，電源ライン
で短絡が発生し消費電流が増大するといった問題があ
る。この現象を図８のスキャンドライバ１の高耐圧ダイ
オード９の断面構造を示した図１１を用いて説明する。
この断面図において高耐圧のダイオードはｐアノード領
域８２とｎカソード領域８５で構成される。しかしｐ型
基板５４からみればｎエピタキシャル層５６とｐアノー
ド領域８２とによってｐｎｐのトランジスタが構成され
ている。このトランジスタはｎカソード領域８５から電
子が注入された場合、その電子電流がベース電流となり
オンする。このトランジスタがオンすることによりＳＵ
端子とグランド間が導通する。このＳＵ端子には電源電
圧が印加されているため，このトランジスタがオンする
ことにより電源ラインで短絡が起きることになる。この
状態になればＩＣの消費電流が増大しＩＣの特性が悪化
する。この現象を回避するために通常は高濃度のｎ埋め
込み層５５を設けて寄生トランジスタの注入効率を低下
させているが、完全には防止出来ない。すなわち、図１
１に示すように接合分離基板上では寄生効果によるＩＣ
の特性への影響が大きいという問題がある。
板では寄生のトランジスタが存在するため，電源ライン
で短絡が発生し消費電流が増大するといった問題があ
る。この現象を図８のスキャンドライバ１の高耐圧ダイ
オード９の断面構造を示した図１１を用いて説明する。
この断面図において高耐圧のダイオードはｐアノード領
域８２とｎカソード領域８５で構成される。しかしｐ型
基板５４からみればｎエピタキシャル層５６とｐアノー
ド領域８２とによってｐｎｐのトランジスタが構成され
ている。このトランジスタはｎカソード領域８５から電
子が注入された場合、その電子電流がベース電流となり
オンする。このトランジスタがオンすることによりＳＵ
端子とグランド間が導通する。このＳＵ端子には電源電
圧が印加されているため，このトランジスタがオンする
ことにより電源ラインで短絡が起きることになる。この
状態になればＩＣの消費電流が増大しＩＣの特性が悪化
する。この現象を回避するために通常は高濃度のｎ埋め
込み層５５を設けて寄生トランジスタの注入効率を低下
させているが、完全には防止出来ない。すなわち、図１
１に示すように接合分離基板上では寄生効果によるＩＣ
の特性への影響が大きいという問題がある。
【０００９】また出力段はトーテムポール型の回路であ
ることから隣接する素子間の電位の影響を小さくしなけ
ればならない。しかも先に述べた寄生効果を阻止するた
めに出力段デバイスとしてはダイオード９、１０以外は
ユニポーラのデバイスしか適用できず、従って、単位面
積当たりの通電容量が小さいため、広い面積を必要とす
るという問題もある。
ることから隣接する素子間の電位の影響を小さくしなけ
ればならない。しかも先に述べた寄生効果を阻止するた
めに出力段デバイスとしてはダイオード９、１０以外は
ユニポーラのデバイスしか適用できず、従って、単位面
積当たりの通電容量が小さいため、広い面積を必要とす
るという問題もある。
【００１０】さらに接合分離基板ではｐ分離領域５７の
幅が約２０μm となり，１チップ上に多段ビットの回路
を有するスキャンドライバでは分離領域が占める面積が
増大し，チップ面積が大きくなるという問題もある。以
上の問題に鑑み、本発明の目的は、寄生トランジスタの
存在による悪影響のない、かつチップ面積の小さなＰＤ
Ｐ駆動用ＩＣを提供することにある。
幅が約２０μm となり，１チップ上に多段ビットの回路
を有するスキャンドライバでは分離領域が占める面積が
増大し，チップ面積が大きくなるという問題もある。以
上の問題に鑑み、本発明の目的は、寄生トランジスタの
存在による悪影響のない、かつチップ面積の小さなＰＤ
Ｐ駆動用ＩＣを提供することにある。
【００１１】
【課題を解決するための手段】上記の課題解決のため、
本発明は、ＡＣ型プラズマディスプレイの走査側を駆動
するＩＣにおいて，前記ＩＣを誘電体分離半導体基板上
に形成するものとする。誘電体分離半導体基板として、
ＳＯＩ（Silicon On Insulator）基板、特に張り合わせ
型のＳＯＩ基板を用いることが有効である。
本発明は、ＡＣ型プラズマディスプレイの走査側を駆動
するＩＣにおいて，前記ＩＣを誘電体分離半導体基板上
に形成するものとする。誘電体分離半導体基板として、
ＳＯＩ（Silicon On Insulator）基板、特に張り合わせ
型のＳＯＩ基板を用いることが有効である。
【００１２】また、その張り合わせ基板のｎドリフト層
の厚さが５μm 以上２０μm 以下でかつその比抵抗が５
Ω・ｃｍ以上５０Ω・ｃｍ以下であることが重要であ
る。特に、張り合わせ酸化膜の厚さが０．５μm 以上３
μm 以下であればなお、有効である。そして、出力段デ
バイスに高耐圧の横型ＩＧＢＴのようなＭＯＳゲートを
有するバイポーラデバイスが使用されていればなおよ
い。
の厚さが５μm 以上２０μm 以下でかつその比抵抗が５
Ω・ｃｍ以上５０Ω・ｃｍ以下であることが重要であ
る。特に、張り合わせ酸化膜の厚さが０．５μm 以上３
μm 以下であればなお、有効である。そして、出力段デ
バイスに高耐圧の横型ＩＧＢＴのようなＭＯＳゲートを
有するバイポーラデバイスが使用されていればなおよ
い。
【００１３】
【作用】上記の手段を講じ、前記ＩＣを誘電体分離半導
体基板上に形成することによって、素子領域が支持基板
と電気的に分離され、寄生効果を防止できる。特に、誘
電体分離半導体基板として、張り合わせ型のＳＯＩ基板
を用いれば、素子形成部分の結晶性が良い。
体基板上に形成することによって、素子領域が支持基板
と電気的に分離され、寄生効果を防止できる。特に、誘
電体分離半導体基板として、張り合わせ型のＳＯＩ基板
を用いれば、素子形成部分の結晶性が良い。
【００１４】また、その張り合わせ基板のｎドリフト層
の比抵抗が５Ω・ｃｍ以上５０Ω・ｃｍ以下でかつその
厚さが５μm 以上２０μm 以下とすれば耐圧が確保さ
れ、プロセス上の不都合を生じない。特に、張り合わせ
酸化膜の厚さが０．５μm 以上とすれば、耐圧が確保さ
れる。厚さを３μm 以下にすれば、ウェハの反りの問題
を生じない。
の比抵抗が５Ω・ｃｍ以上５０Ω・ｃｍ以下でかつその
厚さが５μm 以上２０μm 以下とすれば耐圧が確保さ
れ、プロセス上の不都合を生じない。特に、張り合わせ
酸化膜の厚さが０．５μm 以上とすれば、耐圧が確保さ
れる。厚さを３μm 以下にすれば、ウェハの反りの問題
を生じない。
【００１５】そして、出力段デバイスに高耐圧の横型Ｉ
ＧＢＴのような横型バイポーラデバイスを使用すれば、
伝導度変調作用により通電容量を高められる。
ＧＢＴのような横型バイポーラデバイスを使用すれば、
伝導度変調作用により通電容量を高められる。
【００１６】
【実施例】以下、図を参照しながら本発明の実施例につ
いて説明する。図１は、本発明第一の実施例のＰＤＰ駆
動用ＩＣの高耐圧ｐチャネルＭＯＳＦＥＴ部の断面図で
ある。張り合わせ型のＳＯＩ基板を用いた誘電体分離構
造の高耐圧横型ｐチャネルＭＯＳＦＥＴである。
いて説明する。図１は、本発明第一の実施例のＰＤＰ駆
動用ＩＣの高耐圧ｐチャネルＭＯＳＦＥＴ部の断面図で
ある。張り合わせ型のＳＯＩ基板を用いた誘電体分離構
造の高耐圧横型ｐチャネルＭＯＳＦＥＴである。
【００１７】支持基板１４とｎドリフト層１６とが張り
合わせ酸化膜１５で張り合わされた形のＳＯＩ基板１３
のｎドリフト層１６の表面層にｐチャネルＭＯＳＦＥＴ
が形成され、他の素子領域とは、張り合わせ酸化膜１５
に達する、側壁酸化膜１８と充填されたポリシリコン１
９とからなる誘電体分離溝１７によって分離されてい
る。
合わせ酸化膜１５で張り合わされた形のＳＯＩ基板１３
のｎドリフト層１６の表面層にｐチャネルＭＯＳＦＥＴ
が形成され、他の素子領域とは、張り合わせ酸化膜１５
に達する、側壁酸化膜１８と充填されたポリシリコン１
９とからなる誘電体分離溝１７によって分離されてい
る。
【００１８】ｎドリフト層１６の表面層にｎベース領域
２０が形成され、その表面層に、ｐソース領域２１とｎ
コンタクト領域２２が形成されている。また、ｐウェル
領域２３に接してｐオフセット領域２４、ｐウェル領域
２３の表面層にｐドレイン領域２５が形成され、ｐソー
ス領域２１とｐオフセット領域２４に挟まれたｎドリフ
ト層１６の表面露出部およびｎベース領域２０の表面上
にゲート絶縁膜２６を介してゲート電極２７が設けら
れ、また、ｐソース領域２１とｎコンタクト領域２２に
共通に接触し、Ｓ端子に接続するソース電極２８と、ｐ
ドレイン領域２５に接触し、Ｄ端子に接続するドレイン
電極２９がそれぞれ設けられている。このｐチャネルＭ
ＯＳＦＥＴは、ゲート電極２６に接続されたＧ端子への
電圧印加により、Ｓ−Ｄ端子間が導通する。このｐチャ
ネルＭＯＳＦＥＴは、図７の従来のｐチャネルＭＯＳＦ
ＥＴのｎ埋め込み層５５とｎウォール領域５８を除いた
ものとほぼ同じである。
２０が形成され、その表面層に、ｐソース領域２１とｎ
コンタクト領域２２が形成されている。また、ｐウェル
領域２３に接してｐオフセット領域２４、ｐウェル領域
２３の表面層にｐドレイン領域２５が形成され、ｐソー
ス領域２１とｐオフセット領域２４に挟まれたｎドリフ
ト層１６の表面露出部およびｎベース領域２０の表面上
にゲート絶縁膜２６を介してゲート電極２７が設けら
れ、また、ｐソース領域２１とｎコンタクト領域２２に
共通に接触し、Ｓ端子に接続するソース電極２８と、ｐ
ドレイン領域２５に接触し、Ｄ端子に接続するドレイン
電極２９がそれぞれ設けられている。このｐチャネルＭ
ＯＳＦＥＴは、ゲート電極２６に接続されたＧ端子への
電圧印加により、Ｓ−Ｄ端子間が導通する。このｐチャ
ネルＭＯＳＦＥＴは、図７の従来のｐチャネルＭＯＳＦ
ＥＴのｎ埋め込み層５５とｎウォール領域５８を除いた
ものとほぼ同じである。
【００１９】上記のように誘電体分離構造とすることに
よって、デバイスの周囲が酸化膜で囲まれているために
素子間の相互作用が生じることはなく，従来の接合分離
基板の場合のような寄生効果は完全に防止できる。特に
誘電体分離基板として、張り合わせ型のＳＯＩ基板を使
用すれば、他の支持基板を多結晶シリコンとしたＳＯＩ
基板或いはゾーンメルティング法や、酸素イオン注入法
によるＳＯＩ基板等に比べ、ウェハの反りが無く、ｎド
リフト層の結晶性が優れ、ＩＣの特性も優れたものとな
る。
よって、デバイスの周囲が酸化膜で囲まれているために
素子間の相互作用が生じることはなく，従来の接合分離
基板の場合のような寄生効果は完全に防止できる。特に
誘電体分離基板として、張り合わせ型のＳＯＩ基板を使
用すれば、他の支持基板を多結晶シリコンとしたＳＯＩ
基板或いはゾーンメルティング法や、酸素イオン注入法
によるＳＯＩ基板等に比べ、ウェハの反りが無く、ｎド
リフト層の結晶性が優れ、ＩＣの特性も優れたものとな
る。
【００２０】上記の例では、このｐチャネルＭＯＳＦＥ
Ｔは２５０Ｖ耐圧で設計されていて、張り合わせＳＯＩ
基板の張り合わせ酸化膜１５の厚さは２μm ，ｎドリフ
ト層１６の比抵抗は１０Ω・ｃｍで厚さは１０μm であ
る。２５０Ｖ以上の耐圧のデバイスを設計する場合、ｎ
ドリフト層１６の比抵抗と厚さは非常に重要である。図
５および図６にこれらｎドリフト層１６の比抵抗と厚さ
の両パラメータと耐圧の関係を示す。横軸はそれぞれ比
抵抗と厚さ、たて軸は耐圧である。図５において、耐圧
は比抵抗が増すとともに高くなり、飽和するような傾向
を示している。５Ω・ｃｍ以下では２５０Ｖの耐圧を満
足しない。一方、５０Ω・ｃｍ以上でも耐圧は２５０Ｖ
以上あるが、実際のデバイスにした場合、空乏層が、横
方向にも広がるので、十分な耐圧をもたせるには、チッ
プ面積を広く必要とするようになり得策ではない。従っ
て、５〜５０Ω・ｃｍの比抵抗範囲が最適である。
Ｔは２５０Ｖ耐圧で設計されていて、張り合わせＳＯＩ
基板の張り合わせ酸化膜１５の厚さは２μm ，ｎドリフ
ト層１６の比抵抗は１０Ω・ｃｍで厚さは１０μm であ
る。２５０Ｖ以上の耐圧のデバイスを設計する場合、ｎ
ドリフト層１６の比抵抗と厚さは非常に重要である。図
５および図６にこれらｎドリフト層１６の比抵抗と厚さ
の両パラメータと耐圧の関係を示す。横軸はそれぞれ比
抵抗と厚さ、たて軸は耐圧である。図５において、耐圧
は比抵抗が増すとともに高くなり、飽和するような傾向
を示している。５Ω・ｃｍ以下では２５０Ｖの耐圧を満
足しない。一方、５０Ω・ｃｍ以上でも耐圧は２５０Ｖ
以上あるが、実際のデバイスにした場合、空乏層が、横
方向にも広がるので、十分な耐圧をもたせるには、チッ
プ面積を広く必要とするようになり得策ではない。従っ
て、５〜５０Ω・ｃｍの比抵抗範囲が最適である。
【００２１】図６においては、やはりｎドリフト層の厚
さが増すとともに、耐圧が高くなっていることが分か
る。そして、５μｍ以下では、２５０Ｖの耐圧を満足し
ていない。一方、２０μｍ以上でも耐圧は２５０Ｖ以上
ある。しかし、２０μｍ以上のｎドリフト層では、ドラ
イエッチングによる誘電体分離溝１７の形成が非常に困
難になる。このように、耐圧と工程上の問題から、ｎド
リフト層の最適厚さは、５〜２０μｍと決まる。
さが増すとともに、耐圧が高くなっていることが分か
る。そして、５μｍ以下では、２５０Ｖの耐圧を満足し
ていない。一方、２０μｍ以上でも耐圧は２５０Ｖ以上
ある。しかし、２０μｍ以上のｎドリフト層では、ドラ
イエッチングによる誘電体分離溝１７の形成が非常に困
難になる。このように、耐圧と工程上の問題から、ｎド
リフト層の最適厚さは、５〜２０μｍと決まる。
【００２２】また、張り合わせ酸化膜１５の厚さが、
０．５μｍ未満では、耐圧が不十分になる。一方３μｍ
を超えると、ＳＯＩ基板１３の反りが大きくなり、プロ
セスに適さない。このように、張り合わせ酸化膜１５の
厚さにも最適な範囲が存在する。また、誘電体分離溝１
７の幅は約３μm であり，側壁酸化膜１８の厚さは１μ
m である。この誘電体分離基板の場合，分離領域の幅は
従来の接合分離基板と比較して約１／７になる。したが
って６４ビットのスキャンドライバＩＣでは分離領域の
面積の大幅な縮小が可能である。
０．５μｍ未満では、耐圧が不十分になる。一方３μｍ
を超えると、ＳＯＩ基板１３の反りが大きくなり、プロ
セスに適さない。このように、張り合わせ酸化膜１５の
厚さにも最適な範囲が存在する。また、誘電体分離溝１
７の幅は約３μm であり，側壁酸化膜１８の厚さは１μ
m である。この誘電体分離基板の場合，分離領域の幅は
従来の接合分離基板と比較して約１／７になる。したが
って６４ビットのスキャンドライバＩＣでは分離領域の
面積の大幅な縮小が可能である。
【００２３】図２は本発明第一の実施例のＰＤＰ駆動用
ＩＣの高耐圧ｎチャネルＭＯＳＦＥＴ部の断面図であ
る。張り合わせ基板を用いた誘電体分離半導体基板上に
形成した高耐圧横型ｐチャネル型ＭＯＳＦＥＴの断面構
造を示す。支持基板１４とｎドリフト層１６とが張り合
わせ酸化膜１５で張り合わされた形のＳＯＩ基板１３の
ｎドリフト層１６の表面層にｎチャネルＭＯＳＦＥＴが
形成され、他の素子領域とは、側壁酸化膜１８とポリシ
リコン１９からなり、張り合わせ酸化膜１５に達する誘
電体分離溝１７によって分離されている。
ＩＣの高耐圧ｎチャネルＭＯＳＦＥＴ部の断面図であ
る。張り合わせ基板を用いた誘電体分離半導体基板上に
形成した高耐圧横型ｐチャネル型ＭＯＳＦＥＴの断面構
造を示す。支持基板１４とｎドリフト層１６とが張り合
わせ酸化膜１５で張り合わされた形のＳＯＩ基板１３の
ｎドリフト層１６の表面層にｎチャネルＭＯＳＦＥＴが
形成され、他の素子領域とは、側壁酸化膜１８とポリシ
リコン１９からなり、張り合わせ酸化膜１５に達する誘
電体分離溝１７によって分離されている。
【００２４】ｎチャネルＭＯＳＦＥＴは、図８の従来の
ｎチャネルＭＯＳＦＥＴと比較して、ｎ埋め込み層５５
とｎウォール領域７４がなく、ｎバッファ領域３３があ
る。そのｎバッファ領域３３の中にｎドレイン領域３５
がある。ｎドリフト層１６の表面層にｐベース領域３０
が形成され、その内部にｎソース領域３１とｐコンタク
ト領域３２が形成されている。ｎソース領域３１とｎド
リフト層１６の表面露出部に挟まれたｐベース領域３０
の表面上にゲート絶縁膜３６を介してゲート電極３７が
設けられ、ｎソース領域３１とｐコンタクト領域３２と
に共通に接触し、Ｓ端子に接続するソース電極３８、ｎ
ドレイン領域３９に接触し、Ｄ端子に接続するドレイン
電極３９が設けられている。このｎチャネルＭＯＳＦＥ
Ｔは、ゲート電極３７に接続するＧ端子への電圧印加に
より、Ｓ−Ｄ端子間が導通する。なお支持基板１４はグ
ランド電位に固定されている。
ｎチャネルＭＯＳＦＥＴと比較して、ｎ埋め込み層５５
とｎウォール領域７４がなく、ｎバッファ領域３３があ
る。そのｎバッファ領域３３の中にｎドレイン領域３５
がある。ｎドリフト層１６の表面層にｐベース領域３０
が形成され、その内部にｎソース領域３１とｐコンタク
ト領域３２が形成されている。ｎソース領域３１とｎド
リフト層１６の表面露出部に挟まれたｐベース領域３０
の表面上にゲート絶縁膜３６を介してゲート電極３７が
設けられ、ｎソース領域３１とｐコンタクト領域３２と
に共通に接触し、Ｓ端子に接続するソース電極３８、ｎ
ドレイン領域３９に接触し、Ｄ端子に接続するドレイン
電極３９が設けられている。このｎチャネルＭＯＳＦＥ
Ｔは、ゲート電極３７に接続するＧ端子への電圧印加に
より、Ｓ−Ｄ端子間が導通する。なお支持基板１４はグ
ランド電位に固定されている。
【００２５】このｎチャネル型ＭＯＳＦＥＴは２５０Ｖ
耐圧で設計されていて、基板条件はすべて図１と同じで
ある。図３は、本発明第二の実施例のＡＣ型ＰＤＰ駆動
用ＩＣのスキャンドライバの１ビット分の回路図を示
す。出力段の下アーム側デバイスにＭＯＳゲートを有す
るバイポーラデバイスである横型ｎチャネルＩＧＢＴ１
２が適用されている。張り合わせ基板を用いた誘電体分
離半導体基板では周囲が酸化膜で完全に囲まれているた
めにバイポーラデバイスの適用が可能となる。出力段回
路が高耐圧のｐチャネルＭＯＳＦＥＴ７と横型ｎチャネ
ルＩＧＢＴ１２で構成されたトーテムポール型となって
いる。他の抵抗１１とＭＯＳＦＥＴ６からなるレベルシ
フタ回路、出力段デバイス７、１２を駆動する駆動回路
５およびＰＤＰのサステインモード時に全ビットのＰＤ
Ｐセルを同時に点灯するための高耐圧ダイオード９、１
０は変わらない。ＶDHは負荷電源、Ｄ0 は出力、ＧＮＤ
はグランド端子である。
耐圧で設計されていて、基板条件はすべて図１と同じで
ある。図３は、本発明第二の実施例のＡＣ型ＰＤＰ駆動
用ＩＣのスキャンドライバの１ビット分の回路図を示
す。出力段の下アーム側デバイスにＭＯＳゲートを有す
るバイポーラデバイスである横型ｎチャネルＩＧＢＴ１
２が適用されている。張り合わせ基板を用いた誘電体分
離半導体基板では周囲が酸化膜で完全に囲まれているた
めにバイポーラデバイスの適用が可能となる。出力段回
路が高耐圧のｐチャネルＭＯＳＦＥＴ７と横型ｎチャネ
ルＩＧＢＴ１２で構成されたトーテムポール型となって
いる。他の抵抗１１とＭＯＳＦＥＴ６からなるレベルシ
フタ回路、出力段デバイス７、１２を駆動する駆動回路
５およびＰＤＰのサステインモード時に全ビットのＰＤ
Ｐセルを同時に点灯するための高耐圧ダイオード９、１
０は変わらない。ＶDHは負荷電源、Ｄ0 は出力、ＧＮＤ
はグランド端子である。
【００２６】図４は、張り合わせ基板を用いた誘電体分
離半導体基板上に形成した高耐圧横型ｎチャネルＩＧＢ
Ｔの断面構造を示す。支持基板１４とｎ薄膜層１６とが
張り合わせ酸化膜１５で張り合わされた形のＳＯＩ基板
１３のｎ薄膜層１６の表面層に横型ＩＧＢＴが形成さ
れ、他の素子領域とは、側壁酸化膜１８とポリシリコン
１９とからなり、張り合わせ酸化膜１５に達する誘電体
分離溝１７によって分離されている。
離半導体基板上に形成した高耐圧横型ｎチャネルＩＧＢ
Ｔの断面構造を示す。支持基板１４とｎ薄膜層１６とが
張り合わせ酸化膜１５で張り合わされた形のＳＯＩ基板
１３のｎ薄膜層１６の表面層に横型ＩＧＢＴが形成さ
れ、他の素子領域とは、側壁酸化膜１８とポリシリコン
１９とからなり、張り合わせ酸化膜１５に達する誘電体
分離溝１７によって分離されている。
【００２７】横型ＩＧＢＴは、図８の従来のｎチャネル
ＭＯＳＦＥＴと比較して、ｎ埋め込み層５５とｎウォー
ル領域５８がなく、ｎバッファ領域４３がある。そのｎ
バッファ領域４３の中にｐコレクタ領域４５がある。ｎ
薄膜層１６の表面層にｐベース領域４０が形成され、そ
の内部にｎエミッタ領域４１とｐコンタクト領域４２が
形成されている。ｎエミッタ領域４１とｎ薄膜層１６の
表面露出部に挟まれたｐベース領域４０の表面上にゲー
ト絶縁膜４６を介してゲート電極４７が設けられ、ｎエ
ミッタ領域４１とｐコンタクト領域４２とに共通に接触
し、Ｅ端子に接続するエミッタ電極４８、ｐコレクタ領
域４５に接触し、Ｃ端子に接続するコレクタ電極４９が
設けられている。このＩＧＢＴは、ゲート電極４６に接
続するＧ端子への電圧印加により、Ｅ−Ｃ端子間が導通
する。このＩＧＢＴは高耐圧横型２５０Ｖ耐圧で設計さ
れていて、基板条件はすべて図１と同じである。。
ＭＯＳＦＥＴと比較して、ｎ埋め込み層５５とｎウォー
ル領域５８がなく、ｎバッファ領域４３がある。そのｎ
バッファ領域４３の中にｐコレクタ領域４５がある。ｎ
薄膜層１６の表面層にｐベース領域４０が形成され、そ
の内部にｎエミッタ領域４１とｐコンタクト領域４２が
形成されている。ｎエミッタ領域４１とｎ薄膜層１６の
表面露出部に挟まれたｐベース領域４０の表面上にゲー
ト絶縁膜４６を介してゲート電極４７が設けられ、ｎエ
ミッタ領域４１とｐコンタクト領域４２とに共通に接触
し、Ｅ端子に接続するエミッタ電極４８、ｐコレクタ領
域４５に接触し、Ｃ端子に接続するコレクタ電極４９が
設けられている。このＩＧＢＴは、ゲート電極４６に接
続するＧ端子への電圧印加により、Ｅ−Ｃ端子間が導通
する。このＩＧＢＴは高耐圧横型２５０Ｖ耐圧で設計さ
れていて、基板条件はすべて図１と同じである。。
【００２８】ＩＧＢＴは少数キャリアの注入による伝導
度変調を利用しているので、オン電圧が低く、同一オン
抵抗でｎチャネルＭＯＳＦＥＴと面積比較をした場合，
横型ＩＧＢＴにすれば約１／２近くまで縮小できる。先
に述べたようにＡＣ型ＰＤＰ駆動用ＩＣにおいては、出
力段のデバイスであるｎチャネルＭＯＳＦＥＴの通電容
量を大きくしなければならない。そのため、このＩＣに
おいて、出力段のデバイスであるｎチャネルＭＯＳＦＥ
Ｔが占める面積はかなり大きかった。従って、この横型
ｎチャネルＩＧＢＴを出力段デバイスに採用することに
より，チップ面積を約１／２近くまで縮小することが可
能となる。
度変調を利用しているので、オン電圧が低く、同一オン
抵抗でｎチャネルＭＯＳＦＥＴと面積比較をした場合，
横型ＩＧＢＴにすれば約１／２近くまで縮小できる。先
に述べたようにＡＣ型ＰＤＰ駆動用ＩＣにおいては、出
力段のデバイスであるｎチャネルＭＯＳＦＥＴの通電容
量を大きくしなければならない。そのため、このＩＣに
おいて、出力段のデバイスであるｎチャネルＭＯＳＦＥ
Ｔが占める面積はかなり大きかった。従って、この横型
ｎチャネルＩＧＢＴを出力段デバイスに採用することに
より，チップ面積を約１／２近くまで縮小することが可
能となる。
【００２９】上記の例では、ＭＯＳゲートを有するバイ
ポーラデバイスとして、ＩＧＢＴを用いたが、他にＭＯ
Ｓ型のゲートを有するサイリスタも適用できる。
ポーラデバイスとして、ＩＧＢＴを用いたが、他にＭＯ
Ｓ型のゲートを有するサイリスタも適用できる。
【００３０】
【発明の効果】本発明によれば，ＡＣ型プラズマディス
プレイを駆動する走査側ＩＣを誘電体分離半導体基板上
に形成することにより、次の効果が得られる。 寄生効果が防止でき、消費電流を低減できる。分離
溝幅が約１／７に縮小でき、チップ面積が縮小できる。
プレイを駆動する走査側ＩＣを誘電体分離半導体基板上
に形成することにより、次の効果が得られる。 寄生効果が防止でき、消費電流を低減できる。分離
溝幅が約１／７に縮小でき、チップ面積が縮小できる。
【００３１】また、出力段のデバイスとして、ＭＯＳゲ
ートをもつバイポーラデバイスを採用すれば、チップ面
積のほぼ５０％の縮小が可能となる。消費電流の低減に
より、ＩＣの低損失化が達成され、チップ面積の縮小
は、ＩＣのコスト削減にもつながる。
ートをもつバイポーラデバイスを採用すれば、チップ面
積のほぼ５０％の縮小が可能となる。消費電流の低減に
より、ＩＣの低損失化が達成され、チップ面積の縮小
は、ＩＣのコスト削減にもつながる。
【図１】本発明の一実施例のＡＣ型ＰＤＰ用ＩＣの出力
段デバイスのｐチャネルＭＯＳＦＥＴの断面図
段デバイスのｐチャネルＭＯＳＦＥＴの断面図
【図２】本発明の一実施例のＡＣ型ＰＤＰ用ＩＣの出力
段デバイスのｎチャネルＭＯＳＦＥＴの断面図
段デバイスのｎチャネルＭＯＳＦＥＴの断面図
【図３】本発明の別の実施例のＡＣ型ＰＤＰ用ＩＣの１
ビット分の回路図
ビット分の回路図
【図４】本発明の別の実施例のＡＣ型ＰＤＰ用ＩＣの出
力段デバイスの横型ＩＧＢＴの断面図
力段デバイスの横型ＩＧＢＴの断面図
【図５】ＳＯＩ基板のｎドリフト層の比抵抗が耐圧に及
ぼす影響を示す図
ぼす影響を示す図
【図６】ＳＯＩ基板のｎドリフト層の厚さが耐圧に及ぼ
す影響を示す図
す影響を示す図
【図７】ＡＣ型ＰＤＰを駆動するＩＣの構成図
【図８】従来のＡＣ型ＰＤＰ用ＩＣの１ビット分の回路
図
図
【図９】従来のＡＣ型ＰＤＰ用ＩＣの出力段デバイスの
ｐチャネルＭＯＳＦＥＴの断面図
ｐチャネルＭＯＳＦＥＴの断面図
【図１０】従来のＡＣ型ＰＤＰ用ＩＣの出力段デバイス
のｎチャネルＭＯＳＦＥＴの断面図
のｎチャネルＭＯＳＦＥＴの断面図
【図１１】従来のＡＣ型ＰＤＰ用ＩＣにおける寄生トラ
ンジスタの説明図。
ンジスタの説明図。
１ スキャンドライバ ２ アドレスドライバ ３ プラズマディスプレイ ４ セル ５ 駆動回路 ６ レベルシフタ用ｎチャネルＭＯＳ
ＦＥＴ ７ 高耐圧ｐチャネルＭＯＳＦＥＴ ８ 高耐圧ｎチャネルＭＯＳＦＥＴ ９ 高耐圧ダイオード １０ 高耐圧ダイオード １１ レベルシフタ用抵抗 １２ 高耐圧ＩＧＢＴ １３ ＳＯＩ基板 １４ 支持基板 １５ 張り合わせ酸化膜 １６ ｎドリフト領域 １７ 誘電体分離溝 １８ 側壁酸化膜 １９ 多結晶シリコン ２０、６０ ｎベース領域 ２１、６１ ｐソース領域 ２２、６２ ｎコンタクト領域 ２３、６３ ｐウェル領域 ２４、６４ ｐオフセット領域 ２５、６５ ｐドレイン領域 ２６、３６、４６、６６、７６ ゲート絶縁膜 ２７、３７、４７、６７、７７ ゲート電極 ２８、３８、６８、７８ ソース電極 ２９、３９、６９、７９ ドレイン電極 ３０、４０、７０ ｐベース領域 ３１、７１ ｎソース領域 ３２、４２、７２ ｐコンタクト領域 ３３、４３ ｎバッファ領域 ３５、７５ ｎドレイン領域 ４１ ｎエミッタ領域 ４５ ｐコレクタ領域 ４８ エミッタ電極 ４９ コレクタ電極 ５４ ｐ型基板 ５５ ｎ埋め込み層 ５６ ｎエピタキシャル成長層 ５７ ｐ分離領域 ５８、７４、８４ ｎウォール領域 ５９ アイソレーション電極 ８２ ｐアノード領域 ８５ ｎカソード領域 ８８ カソード電極 ８９ アノード電極
ＦＥＴ ７ 高耐圧ｐチャネルＭＯＳＦＥＴ ８ 高耐圧ｎチャネルＭＯＳＦＥＴ ９ 高耐圧ダイオード １０ 高耐圧ダイオード １１ レベルシフタ用抵抗 １２ 高耐圧ＩＧＢＴ １３ ＳＯＩ基板 １４ 支持基板 １５ 張り合わせ酸化膜 １６ ｎドリフト領域 １７ 誘電体分離溝 １８ 側壁酸化膜 １９ 多結晶シリコン ２０、６０ ｎベース領域 ２１、６１ ｐソース領域 ２２、６２ ｎコンタクト領域 ２３、６３ ｐウェル領域 ２４、６４ ｐオフセット領域 ２５、６５ ｐドレイン領域 ２６、３６、４６、６６、７６ ゲート絶縁膜 ２７、３７、４７、６７、７７ ゲート電極 ２８、３８、６８、７８ ソース電極 ２９、３９、６９、７９ ドレイン電極 ３０、４０、７０ ｐベース領域 ３１、７１ ｎソース領域 ３２、４２、７２ ｐコンタクト領域 ３３、４３ ｎバッファ領域 ３５、７５ ｎドレイン領域 ４１ ｎエミッタ領域 ４５ ｐコレクタ領域 ４８ エミッタ電極 ４９ コレクタ電極 ５４ ｐ型基板 ５５ ｎ埋め込み層 ５６ ｎエピタキシャル成長層 ５７ ｐ分離領域 ５８、７４、８４ ｎウォール領域 ５９ アイソレーション電極 ８２ ｐアノード領域 ８５ ｎカソード領域 ８８ カソード電極 ８９ アノード電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｊ 11/02 Ｅ Ｈ０１Ｌ 21/762 27/06 27/12 Ｂ Ｈ０１Ｌ 27/06 １０２ Ｄ
Claims (6)
- 【請求項１】ＡＣ型プラズマディスプレイの走査側を駆
動するＩＣにおいて，前記ＩＣが誘電体分離半導体基板
上に形成されていることを特徴とするＡＣ型プラズマデ
ィスプレイ駆動用ＩＣ。 - 【請求項２】誘電体分離半導体基板に張り合わせＳＯＩ
基板を用いることを特徴とする請求項１に記載のＡＣ型
プラズマディスプレイ駆動用ＩＣ。 - 【請求項３】張り合わせＳＯＩ基板のｎドリフト層の厚
さが５μm 以上２０μm 以下でかつその比抵抗が５Ω・
ｃｍ以上５０Ω・ｃｍ以下であることを特徴とする請求
項２に記載のＡＣ型プラズマディスプレイ駆動用ＩＣ。 - 【請求項４】張り合わせ酸化膜の厚さが０．５μm 以上
３μm 以下であることを特徴とする請求項３に記載のＡ
Ｃ型プラズマディスプレイ駆動用ＩＣ。 - 【請求項５】出力段デバイスにＭＯＳゲートを有するバ
イポーラデバイスが使用されていることを特徴とする請
求項１ないし４のいずれかに記載のＡＣ型プラズマディ
スプレイ駆動用ＩＣ。 - 【請求項６】出力段デバイスに高耐圧の横型ＩＧＢＴが
使用されていることを特徴とする請求項５に記載のＡＣ
型プラズマディスプレイ駆動用ＩＣ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174959A JPH0846053A (ja) | 1994-07-27 | 1994-07-27 | Ａｃ型プラズマディスプレイ駆動用ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174959A JPH0846053A (ja) | 1994-07-27 | 1994-07-27 | Ａｃ型プラズマディスプレイ駆動用ｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0846053A true JPH0846053A (ja) | 1996-02-16 |
Family
ID=15987735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174959A Pending JPH0846053A (ja) | 1994-07-27 | 1994-07-27 | Ａｃ型プラズマディスプレイ駆動用ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0846053A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002341785A (ja) * | 2001-05-11 | 2002-11-29 | Fuji Electric Co Ltd | ドライバｉｃ実装モジュール |
| US7230587B2 (en) | 2003-05-09 | 2007-06-12 | Fujitsu Hitachi Plasma Display Limited | Plasma display device |
| JP2009064036A (ja) * | 2008-11-13 | 2009-03-26 | Hitachi Ltd | プラズマディスプレイ装置 |
| JP2009265682A (ja) * | 2009-06-29 | 2009-11-12 | Hitachi Ltd | 表示装置、ｐｄｐ表示装置及びその駆動回路 |
| JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Ｐｄｐ表示装置 |
-
1994
- 1994-07-27 JP JP6174959A patent/JPH0846053A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002341785A (ja) * | 2001-05-11 | 2002-11-29 | Fuji Electric Co Ltd | ドライバｉｃ実装モジュール |
| US7230587B2 (en) | 2003-05-09 | 2007-06-12 | Fujitsu Hitachi Plasma Display Limited | Plasma display device |
| CN100392697C (zh) * | 2003-05-09 | 2008-06-04 | 富士通日立等离子显示器股份有限公司 | 等离子体显示设备 |
| JP2009064036A (ja) * | 2008-11-13 | 2009-03-26 | Hitachi Ltd | プラズマディスプレイ装置 |
| JP2009265682A (ja) * | 2009-06-29 | 2009-11-12 | Hitachi Ltd | 表示装置、ｐｄｐ表示装置及びその駆動回路 |
| JP2010092056A (ja) * | 2009-10-14 | 2010-04-22 | Hitachi Ltd | Ｐｄｐ表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |