JPH08335633A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 信頼性を損なうことなく、コンタクトホール
形成時のレイアウトパターンの自由度を向上することが
できる半導体装置を得る。 【構成】 側壁にサイドウォール３９を有するコンタク
トホール３８を介して形成されたビット線４０と、ビッ
ト線４０と電気的に絶縁すべき第１および第２のゲート
電極層３４、３５とを備えた半導体装置において、第１
のゲート電極層３４に凹状端面部４１を有し、凹状端面
部４１をコンタクトホール３８の側壁の延長面上に備え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コンタクトホール形
成時のレイアウトパターンの自由度を向上することがで
きる半導体装置および半導体装置の製造方法に関するも
のである。

【０００２】

【従来の技術】図２３は従来の半導体装置の構成を示す
断面図である。又、図２８は図２９に示した半導体装置
のセル構造部の上面図である。図において、１は半導体
基板、２はこの半導体基板１上に形成された素子分離領
域、３は半導体基板１に形成された不純物層、４は素子
分離領域２にて囲まれた活性領域上を横切って素子分離
領域２上に至るまで形成され、且つ、活性領域上にてゲ
ート電極と成るゲート電極層で、例えばドープドポリシ
リコン膜５およびタングステンシリコン膜６が順次積層
されて成る。７はゲート電極層４上に形成されたゲート
用サイドウォールで例えば酸化膜にて成る。

【０００３】８はゲート電極層４および素子分離領域２
を覆うように形成された第１の層間絶縁膜、９はこの第
１の層間絶縁膜８を半導体基板１の不純物層３に達する
まで開口して形成された第１のコンタクトホール、１０
はこの第１のコンタクトホール９の側壁に形成された例
えば酸化膜から成る第１のサイドウォール、１１は第１
のコンタクトホール１０を介して形成されたビット線
で、例えばドープドポリシリコン膜１２およびタングス
テンシリコン膜１３が順次積層されて成る。

【０００４】１４はビット線１１を覆うように形成され
た第２の層間絶縁膜、１５は第１および第２の層間絶縁
膜８、１４を半導体基板１の不純物層３に達するまで開
口して形成された第２のコンタクトホール、１６は第２
のコンタクトホール１５の側壁に形成された例えば酸化
膜から成る第２のサイドウォール、１７は第２のコンタ
クトホール１５を介して形成された下部電極で、例えば
ポリシリコン膜から成る。１８は下部電極１７の上面に
形成された誘電体膜、１９は誘電体膜１８を覆うように
形成された上部電極で、例えばポリシリコン膜から成
る。

【０００５】２０は下部電極１７、誘電体膜１８および
上部電極１９から成るキャパシタ、２１は上部電極１９
を覆うように形成された第３の層間絶縁膜、２２は第
１、第２および第３の層間絶縁膜８、１４、２１を半導
体基板１の不純物層３又は第２の外部配線層３０に達す
るまで開口して形成された第３のコンタクトホール、２
３はこの第３のコンタクトホール２２の側壁に形成され
た例えば酸化膜から成る第３のサイドウォール、２４は
第３のコンタクトホール２２内に埋め込まれた例えばタ
ングステン膜から成るプラグ膜である。

【０００６】２５はこのプラグ膜２４と電気的に接続す
るために第３の層間絶縁膜２１上に形成された第１の配
線膜で、例えばアルミニウム膜から成る。２６は第１の
配線膜２５を覆うように形成された第４の層間絶縁膜、
２７は第４の層間絶縁膜２６を第１の配線膜２５に達す
るまで開口して形成された第４のコンタクトホール、２
８はこの第４のコンタクトホール２７を介して形成され
た第２の配線膜で、例えばアルミニウム膜から成る。２
９はゲート電極層４の形成時に同時にメモリセル外に形
成された第１の外部配線層、３０はビット線１１の形成
時と同時にメモリセル外に形成された第２の外部配線層
である。

【０００７】次に、上記のように構成された従来の半導
体装置の製造方法について図２３ないし図３０を用いて
説明する。まず、半導体基板１上に素子分離領域２を形
成する（図２９（ａ））。次に、ドープドポリシリコン
膜５およびタングステンシリコン膜６を順次積層し、所
望の箇所のみ残してエッチングしゲート電極層４を形成
する（図２９（ｂ））。次に、半導体基板１の素子分離
領域２にて囲まれた活性領域の所望の箇所に不純物層３
を形成する。次に、ゲート電極層４を覆うようにゲート
用サイドウォール７を形成する。次に、ゲート電極層４
および素子分離領域２を覆うように第１の層間絶縁膜８
を形成する。次に、第１の層間絶縁膜８上にビット線コ
ンタクト用の第１のレジスト膜３１を形成する（図２４
（ａ））。

【０００８】次に、第１のレジスト膜３１をマスクとし
て第１の層間絶縁膜８をエッチングし、不純物層３の上
面に至るまでの第１のコンタクトホール９を形成する
（図２９（ｃ））。次に、第１のレジスト膜３１を除去
する（図２４（ｂ））。この際、高集積化の目的から、
第１のコンタクトホール９の側壁の延長面上にゲート電
極層４の端面が存在するように第１のコンタクトホール
９は形成されている。次に、第１のコンタクトホール９
の側壁に第１のサイドウォール１０を形成する。そし
て、第１のコンタクトホール９形成時に露出しているゲ
ート電極層４の端面は第１のサイドウォール１０によ
り、他の箇所と電気的に絶縁される（図２４（ｃ）、図
３０（ａ））。

【０００９】次に、ドープドポリシリコン１２およびタ
ングステンシリコン膜１３を順次積層し、所望の箇所の
み残してエッチングしビット線１１および第２の外部配
線層３０を形成する（図３０（ｂ））。次に、ビット線
１１を覆うように第２の層間絶縁膜１４を形成する。次
に、第２の層間絶縁膜１４上に下部電極コンタクト用の
第２のレジスト膜３２を形成する（図２４（ｄ））。次
に、第２のレジスト膜３２をマスクとして、第１および
第２の層間絶縁膜８、１４を半導体基板１の不純物層３
に達するまでエッチングして、第２のコンタクトホール
１５を形成する（図２５（ａ）、図３０（ｃ））。この
際、上記第１のコンタクトホール９の形成時と同様の理
由から、第２のコンタクトホール１５の形成時にゲート
電極層４の端面が露出している。

【００１０】次に、第２のコンタクトホール１５の側壁
に第２のサイドウォール１６を形成する（図２８）。そ
して、第２のコンタクトホール１５形成時に露出してい
るゲート電極層４の端面は第２のサイドウォール１６に
より、他の箇所と電気的に絶縁される（図２５
（ｂ））。次に、第２のコンタクトホール１５を介して
下部電極１７を形成する（図２５（ｃ））。次に、下部
電極１７の上部に誘電体膜１８および上部電極１９を順
次形成し、下部電極１７、誘電体膜１８および上部電極
１９から成るキャパシタ２０を構成する（図２６
（ａ））。

【００１１】次に、上部電極１９上に第３の層間絶縁膜
２１を形成する。次に、第３の層間絶縁膜２１上にコン
タクト配線用の第３のレジスト膜３３を形成する（図２
６（ｂ））。次に、第３のレジスト膜３３をマスクとし
て第１、第２および第３の層間絶縁膜８、１４、２１を
半導体基板１の不純物層３または第２の外部配線層３０
に達するまでエッチングして、第３のコンタクトホール
２２を形成する（図２６（ｃ））。この際、上記第１お
よび第２のコンタクトホール９、１５の形成時と同様の
理由から、第３のコンタクトホール２２の形成時に、第
１および第２の外部配線層２９、３０の端面が露出して
いる。

【００１２】次に、第３のコンタクトホール２２の側壁
に第３のサイドウォール２３を形成する。そして、コン
タクトホール２２形成時に露出している第１および第２
の外部配線層２９、３０の第３の端面は第３のサイドウ
ォール３３により、他の箇所と電気的に絶縁される（図
２７（ａ））。次に、第３のコンタクトホール２２内に
プラグ膜２４を埋め込む。次に、プラグ膜２４と電気的
に接続するように第１の配線膜２４を形成する。次に、
第１の配線膜２４を覆うように第４の層間絶縁膜２６を
形成する（図２７（ｂ））。次に、第４の層間絶縁膜２
６を第１の配線膜２５に達するまでエッチングし第４の
コンタクトホール２７を形成し、第４のコンタクトホー
ル２７を介して第２の配線膜２８を形成する（図２
３）。

【００１３】

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成され、高集積化の目的から、ゲート電極
層４、第１および第２の外部配線層２９、３０の端面と
同一位置に第１、第２および第３のコンタクトホール
９、１５、２２の側壁の延長面がくるように形成され、
高集積化に伴う微細化を進めてきた。しかしながら、第
１、第２および第３のコンタクトホール９、１５、２２
形成時の第１、第２および第３のレジスト膜３１、３
２、３３がマスクずれを生じた場合、図３２に示すよう
な問題点が発生する。図３２から明らかなように、マス
クずれが発生し第１のコンタクトホール９内にゲート電
極層４の露出部４ａが露出すると（図３１（ａ））、第
１のサイドウォール１０を形成しても、ゲート電極層４
の露出部上の第１のサイドウォール１０の膜厚ｔは非常
に薄く形成され（図３１（ｂ））、十分な耐圧が得られ
なくなり、半導体装置の信頼性は低下する。

【００１４】以上のような問題点に対し、各ゲート電極
層４、第１および第２の外部配線層２９、３０の形成位
置を第１、第２および第３のレジスト膜３１、３２、３
３のマスクずれに対するマージン分余裕を有して形成す
る方法も考えられるが、その場合は図２８に示すような
レイアウトパターンに形成することができず、延いては
所望の微細化を進めることができなくなる。よって、レ
イアウトパターンの自由度も低下することとなる。

【００１５】この発明は上記のような問題点を解消する
ためになされたもので、コンタクトホール形成時に信頼
性を損なうことなくレイアウトパターンの自由度を向上
することができる半導体装置および半導体装置の製造方
法に関するものである。

【００１６】

【課題を解決するための手段】この発明に係る請求項１
の半導体装置の製造方法は、第１の配線層と電気的に絶
縁すべき第２の配線層がコンタクトホール内に露出した
露出部の一部又は全てをエッチングした後、コンタクト
ホールの側壁にサイドウォールを形成したものである。

【００１７】又、この発明に係る請求項２の半導体装置
の製造方法は、同一基板上に第１および第２の配線層を
形成し、両配線層を覆うように層間絶縁膜を形成し、両
配線層間の層間絶縁膜を基板に達するまでエッチングし
コンタクトホールを形成し、コンタクトホールの側壁に
サイドウォールを形成し、コンタクトホール内に第３の
配線層を形成する半導体装置の製造方法において、コン
タクトホール形成時に第１または第２の配線層のコンタ
クトホール内に露出した露出部の一部又は全てをエッチ
ングした後、サイドウォールを形成するものである。

【００１８】又、この発明に係る請求項３の半導体装置
の製造方法は、半導体基板上に第１の層間絶縁膜を形成
し、第１の層間絶縁膜上に第１の配線層を形成し、第１
の配線層を覆うように第２の層間絶縁膜を形成し、第１
および第２の層間絶縁膜を半導体基板に達するまでエッ
チングしコンタクトホールを形成し、コンタクトホール
の側壁にサイドウォールを形成し、コンタクトホール内
に第２の配線層を形成する半導体装置の製造方法におい
て、コンタクトホール形成時に第１の配線層がコンタク
トホール内に露出した露出部の一部又は全てをエッチン
グした後、サイドウォールを形成するものである。

【００１９】又、この発明に係る請求項４の半導体装置
の製造方法は、第１の配線層を覆うように第１の層間絶
縁膜を形成し、第１の層間絶縁膜上に第２の配線層を形
成し、第２の配線層を覆うように第２の層間絶縁膜を形
成し、第１および第２の層間絶縁膜を第１の配線層に達
するまでエッチングしコンタクトホールを形成し、コン
タクトホールの側壁にサイドウォールを形成し、コンタ
クトホール内に第３の配線層を形成する半導体装置の製
造方法において、コンタクトホール形成時に第２の配線
層がコンタクトホール内に露出した露出部の一部又は全
てをエッチングした後、サイドウォールを形成するもの
である。

【００２０】又、この発明に係る請求項５の半導体装置
の製造方法は、請求項２または請求項３において、コン
タクトホールの側壁にサイドウォールを形成した後に基
板または半導体基板に不純物を注入し不純物層を形成す
るものである。

【００２１】又、この発明に係る請求項６の半導体装置
の製造方法は、半導体基板上に素子分離領域を形成し、
半導体基板の活性領域上を横切って素子分離領域上に至
るまで形成するとともに活性領域上にてゲート電極と成
るゲート電極層を形成し、層間絶縁膜および素子分離領
域を半導体基板に達するまでエッチングしコンタクトホ
ールを形成し、コンタクトホールの側壁にサイドウォー
ルを形成し、コンタクトホールのサイドウォールをマス
クとしてコンタクトホールにて露出している半導体基板
に不純物を注入し不純物層を形成し、コンタクトホール
を介してビット線を形成するものである。

【００２２】又、この発明に係る請求項７の半導体装置
の製造方法は、請求項６において、コンタクトホール形
成時にゲート電極層がコンタクトホール内に露出した露
出部の一部又は全てをエッチングした後、サイドウォー
ルを形成するものである。

【００２３】又、この発明に係る請求項８の半導体装置
は、側壁にサイドウォールを有するコンタクトホールを
介して形成された第１の配線層と、第１の配線層と電気
的に絶縁すべき第２の配線層とを備えた半導体装置にお
いて、第２の配線層に凹状の端面を有し、凹状の端面を
コンタクトホールの側壁の延長面上に備えたものであ
る。

【００２４】又、この発明に係る請求項９の半導体装置
は、同一基板上に所定の間隔を有して形成された第１の
配線層および第２の配線層と、第１および第２の配線層
を覆うように形成された層間絶縁膜と、第１および第２
の配線層の間の層間絶縁膜を基板に達するまで開口して
形成されたコンタクトホールと、コンタクトホールの側
壁に形成されたサイドウォールと、コンタクトホールを
介して形成され第１および第２の配線層と絶縁すべき第
３の配線層とを備えた半導体装置において、第１および
第２の配線層に凹状の端面をそれぞれ有し、凹状の端面
をコンタクトホールの側壁の延長面上に備えたものであ
る。

【００２５】又、この発明に係る請求項１０の半導体装
置は、半導体基板と、半導体基板上に形成された素子分
離領域と、半導体基板の活性領域上を横切り素子分離領
域上に至るまで形成するとともに活性領域上にてゲート
電極と成るゲート電極層と、ゲート電極層と層間絶縁膜
とを覆うように形成された層間絶縁膜と、層間絶縁膜お
よび素子分離領域を貫通し半導体基板に達するまで開口
して形成されたコンタクトホールと、コンタクトホール
の側壁に形成されたサイドウォールと、コンタクトホー
ルにて露出された半導体基板に不純物を注入して形成し
た不純物層と、コンタクトホールを介して形成されたビ
ット線とを備えたものである。

【００２６】又、この発明に係る請求項１１の半導体装
置は、請求項１０において、ゲート電極層に凹状の端面
を有し、凹状の端面をコンタクトホールの側壁の延長面
上に備えたものである。

【００２７】

【作用】この発明の請求項１における半導体装置の製造
方法は、第１の配線層と電気的に絶縁すべき第２の配線
層がコンタクトホール内に露出した露出部の一部又は全
てをエッチングした後、コンタクトホールの側壁にサイ
ドウォールを形成したので、コンタクトホール内におい
て第１の配線層と第２の配線層とをサイドウォールによ
り、確実に電気的に絶縁する。

【００２８】又、この発明の請求項２における半導体装
置の製造方法は、同一基板上に第１および第２の配線層
を形成し、両配線層を覆うように層間絶縁膜を形成し、
両配線層間の層間絶縁膜を基板に達するまでエッチング
しコンタクトホールを形成し、コンタクトホールの側壁
にサイドウォールを形成し、コンタクトホール内に第３
の配線層を形成する半導体装置の製造方法において、コ
ンタクトホール形成時に第１または第２の配線層のコン
タクトホール内に露出した露出部の一部又は全てをエッ
チングした後、サイドウォールを形成するので、コンタ
クトホール内において同一基板上に形成された第１およ
び第２の配線層と第３の配線層とをサイドウォールによ
り、確実に電気的に絶縁する。

【００２９】又、この発明の請求項３における半導体装
置の製造方法は、半導体基板上に第１の層間絶縁膜を形
成し、第１の層間絶縁膜上に第１の配線層を形成し、第
１の配線層を覆うように第２の層間絶縁膜を形成し、第
１および第２の層間絶縁膜を半導体基板に達するまでエ
ッチングしコンタクトホールを形成し、コンタクトホー
ルの側壁にサイドウォールを形成し、コンタクトホール
内に第２の配線層を形成する半導体装置の製造方法にお
いて、コンタクトホール形成時に第１の配線層がコンタ
クトホール内に露出した露出部の一部又は全てをエッチ
ングした後、サイドウォールを形成するので、コンタク
トホール内において、第１の配線層と第２の配線層とを
サイドウォールにより、確実に電気的に絶縁する。

【００３０】又、この発明の請求項４における半導体装
置の製造方法は、第１の配線層を覆うように第１の層間
絶縁膜を形成し、第１の層間絶縁膜上に第２の配線層を
形成し、第２の配線層を覆うように第２の層間絶縁膜を
形成し、第１および第２の層間絶縁膜を第１の配線層に
達するまでエッチングしコンタクトホールを形成し、コ
ンタクトホールの側壁にサイドウォールを形成し、コン
タクトホール内に第３の配線層を形成する半導体装置の
製造方法において、コンタクトホール形成時に第２の配
線層がコンタクトホール内に露出した露出部の一部又は
全てをエッチングした後、サイドウォールを形成するの
で、コンタクトホール内において、第１の配線層と第２
の配線層とをサイドウォールにより、確実に電気的に絶
縁する。

【００３１】又、この発明の請求項５における半導体装
置の製造方法は、コンタクトホールの側壁にサイドウォ
ールを形成した後に基板または半導体基板に不純物を注
入し不純物層を形成するので、コンタクトホールの下部
の基板または半導体基板に不純物層を確実に形成する。

【００３２】又、この発明の請求項６における半導体装
置の製造方法は、半導体基板上に素子分離領域を形成
し、半導体基板の活性領域上を横切って素子分離領域上
に至るまで形成するとともに活性領域上にてゲート電極
と成るゲート電極層を形成し、層間絶縁膜および素子分
離領域を半導体基板に達するまでエッチングしコンタク
トホールを形成し、コンタクトホールの側壁にサイドウ
ォールを形成し、コンタクトホールのサイドウォールを
マスクとしてコンタクトホールにて露出している半導体
基板に不純物を注入し不純物層を形成し、コンタクトホ
ールを介してビット線を形成するので、ビット線を素子
分離領域上に形成する。

【００３３】又、この発明の請求項７における半導体装
置の製造方法は、コンタクトホール形成時にゲート電極
層がコンタクトホール内に露出した露出部の一部又は全
てをエッチングした後、サイドウォールを形成するの
で、コンタクトホール内において、ゲート電極層とビッ
ト線とをサイドウォールにより、確実に電気的に絶縁す
る。

【００３４】又、この発明の請求項８における半導体装
置は、コンタクトホール内において、第１の配線層と第
２の配線層とをサイドウォールにより、確実に電気的に
絶縁する。

【００３５】又、この発明の請求項９における半導体装
置は、コンタクトホール内において、第１および第２の
配線層と第３の配線層とをサイドウォールにより、確実
に電気的に絶縁する。

【００３６】又、この発明の請求項１０における半導体
装置は、ビット線用のコンタクトホール及びビット線を
素子分離領域上に形成する。

【００３７】又、この発明の請求項１１における半導体
装置は、コンタクトホール内において、ゲート電極層と
ビット線とをサイドウォールにより、確実に電気的に絶
縁する。

【００３８】

【実施例】

実施例１．以下、この発明の実施例を図について説明す
る。図１はこの発明の実施例１における半導体装置の構
成を示す断面図である。図２は図１に示した半導体装置
の構成を示す上面図である。図において、従来の場合と
同様の部分は同一符号を付して説明を省略する。３４、
３５は半導体基板１の素子分離領域２にて囲まれた活性
領域上を横切り素子分離領域２上に至るまで形成された
第１および第２の配線層としての第１および第２のゲー
ト電極層で、第１および第２のゲート電極層３４、３５
は所定の間隔にて形成され、活性領域上ではゲート電極
と成る。３６は第１および第２のゲート電極層３４、３
５を覆うように形成され例えば酸化膜から成るゲート用
サイドウォールである。

【００３９】３７は第１および第２のゲート電極層３
４、３５と半導体基板１とを覆うように形成され上面が
平坦化され、例えば酸化膜から成る層間絶縁膜、３８は
第１および第２のゲート電極層３４、３５間の層間絶縁
膜３７を半導体基板１の不純物層３に達するまで開口し
て形成されたコンタクトホール、３９はこのコンタクト
ホール３８の側壁に形成され例えば酸化膜から成るサイ
ドウォール、４０はコンタクトホール３８を介して形成
された第３の配線層としてのビット線である。４１は第
１のゲート電極層３４の凹状端面部で、コンタクトホー
ル３８の側壁の延長面上に形成されている。

【００４０】次いで上記のように構成された実施例１の
半導体装置の製造方法を図１ないし図５を用いて説明す
る。まず、半導体基板１上に素子分離領域２を形成す
る。次に、例えばドープドポリシリコン膜およびタング
ステンシリコン膜を順次積層し、所望の箇所のみ残して
エッチングし第１および第２のゲート電極３４、３５を
形成する（図５（ａ））。次に、半導体基板１の素子分
離領域２にて囲まれた活性領域に、第１および第２のゲ
ート電極層３４、３５をマスクとして不純物を注入し、
不純物層３を形成する。次に、両ゲート電極層３４、３
５をそれぞれ覆うようにゲート用サイドウォール３６を
形成する。次に、両ゲート電極層３４、３５と半導体基
板１とを覆うように層間絶縁膜３７を積層する（図３
（ａ））。

【００４１】次に、層間絶縁膜３７上にビット線コンタ
クト用にパターニングされたレジスト膜４２を形成する
（図３（ｂ））。次に、レジスト膜４２をマスクとして
層間絶縁膜３７を半導体基板１の上面までエッチング
し、コンタクトホール３８を形成する。この時、コンタ
クトホール３８内に第１のゲート電極層３４の露出部３
４ａが露出している（図３（ｃ）、図５（ｂ））。次
に、レジスト膜４２を除去する（図３（ｄ））。このよ
うに、コンタクトホール３８形成時のエッチング、およ
び、レジスト膜４２の除去工程において、露出部３４ａ
が除去されることはない。

【００４２】次に、露出部３４ａを例えば異方性又は等
方性エッチングにより除去し、凹状端面部４１を形成す
る（図４（ａ）、図５（ｃ））。この際、コンタクトホ
ール３８にて露出されている半導体基板１の上面は表面
処理されることとなり、この箇所にコンタクトホール３
８形成時に付着している変質層などは除去される。次
に、層間絶縁膜３７上に酸化膜３９ａを積層する（図４
（ｂ））。次に、エッチバックを行い、コンタクトホー
ル３８内の側壁にサイドウォール３９を形成する（図４
（ｃ））。次に、層間絶縁膜３７上に例えばドープドポ
リシリコン膜およびタングステンシリコン膜を順次積層
し、所望の箇所のみ残してエッチングし、コンタクトホ
ール３８を介してビット線４０を形成する（図１、図
２）。

【００４３】上記のように構成された実施例１の半導体
装置は、コンタクトホール３８内に露出している露出部
３４ａを除去した後、サイドウォール３９を形成してい
るので、コンタクトホール３８内において、第２のゲー
ト電極層３５はもちろんのこと、第１のゲート電極層３
４とビット線４０とはサイドウォール３９により、確実
に電気的に絶縁できる。よって、レジスト膜４２のマス
クずれに対するマージンを必要としないため、信頼性を
損なうことなくレイアウトパターンの自由度を向上する
ことができる。

【００４４】又、露出部３４ａのエッチング時に、コン
タクトホール３８にて露出されている半導体基板１の上
面は表面処理され変質層などが取り除かれるため、半導
体基板１とビット線４０とのコンタクト抵抗を下げるこ
とができる。

【００４５】実施例２．図６はこの発明の実施例２にお
ける半導体装置の構成を示す断面図である。図７は図６
に示した半導体装置の構成を示す上面図である。図にお
いて、上記実施例１と同様の部分は同一符号を付して説
明を省略する。４３、４４は半導体基板１の素子分離領
域２にて囲まれた活性領域上を横切り素子分離領域２上
に至るまで形成された第１および第２の配線層としての
第１および第２のゲート電極層で、第１および第２のゲ
ート電極層４３、４４は所定の間隔にて形成され、活性
領域上ではゲート電極と成る。４５は第１および第２の
ゲート電極層４３、４４の側壁に形成されたゲート用サ
イドウォールである。

【００４６】４６は第１および第２のゲート電極層４
３、４４と半導体基板１とを覆うように形成された層間
絶縁膜、４７は第１および第２のゲート電極層４３、４
４間の層間絶縁膜４６を半導体基板１の不純物層３に達
するまで開口して形成されたコンタクトホール、４８は
このコンタクトホール４７の側壁に形成されたサイドウ
ォール、４９はコンタクトホール４７を介して形成され
た第３の配線層としてのビット線である。５０、５１は
第１および第２のゲート電極層４３、４４の凹状端面部
で、コンタクトホール４７の側壁の延長面上に形成され
ている。

【００４７】次いで上記のように構成された実施例２の
半導体装置の製造方法を図６ないし図９を用いて説明す
る。まず、上記実施例１と同様に、半導体基板１上に素
子分離領域２を形成した後、第１および第２のゲート電
極層４３、４４を形成し、不純物層３を形成し、ゲート
用サイドウォール４５を形成する。次に、両ゲート電極
層４３、４４と半導体基板１とを覆うように層間絶縁膜
４６を積層する。次に、層間絶縁膜４６上にビット線コ
ンタクト用にパターニングされたレジスト膜５２を形成
する（図８（ａ））。

【００４８】次に、レジスト膜５２をマスクとして層間
絶縁膜４６を半導体基板１の上面までエッチングし、コ
ンタクトホール４７を形成する。この時、コンタクトホ
ール４７内に第１および第２のゲート電極層４３、４４
の露出部４３ａ、４４ａが露出している。次に、レジス
ト膜５２を除去する（図８（ｂ）、図９（ａ））。この
ように、コンタクトホール４７の形成時のエッチング、
又はレジスト膜５２の除去工程において、露出部４３
ａ、４４ａが除去されることはない。

【００４９】次に露出部４３ａ、４４ａを例えば異方性
又は等方性エッチングにより除去し、凹状端面部５０、
５１を形成する（図８（ｃ）、図９（ｂ））。この際、
コンタクトホール４７にて露出されている半導体基板１
の上面は表面処理されることとなり、この箇所にコンタ
クトホール４７形成時に付着している変質層などは除去
される。次に、コンタクトホール４７の側壁にサイドウ
ォール４８を形成する（図８（ｄ））。次に、上記実施
例１と同様にコンタクトホール４７を介してビット線４
９を形成する（図６、図７）。

【００５０】上記のように構成された実施例２の半導体
装置は、コンタクトホール４７内に露出している露出部
４３ａ、４４ａを除去した後、サイドウォール４８を形
成しているので、コンタクトホール４７内において、第
１および第２のゲート電極層４３、４４とビット線４９
とはサイドウォール４８により、確実に電気的に絶縁で
きる。よって、上記実施例１と同様の効果を奏するのは
もちろんのこと、コンタクトホール４７の径に関係なく
第１および第２のゲート電極層４３、４４の間隔を、又
は、第１および第２のゲート電極層４３、４４の間隔に
左右されることなくコンタクトホール４７の径を決定す
ることができるため、より一層レイアウトパターンの自
由度を向上することができる。

【００５１】尚、第１および第２のゲート電極層４３、
４４がコンタクトホール４７にて断線されない範囲内に
て形成されていることは言うまでもない。

【００５２】実施例３．図１０はこの発明の実施例３の
半導体装置の構成を示す断面図である。図において、上
記各実施例と同様の部分は同一符号を付して説明を省略
する。５３はゲート電極層、５４はこのゲート電極層５
３を覆うように形成されたゲート用サイドウォール、５
５はビット線、５６はこのビット線５５を覆うように形
成された層間絶縁膜、５７はこの層間絶縁膜５６を半導
体基板１に達するまで開口して形成されたコンタクトホ
ール、５８はこのコンタクトホール５７の側壁に形成さ
れたサイドウォール、５９はこのサイドウォール５８を
マスクとして不純物が注入され形成された第２の不純物
層、６０はコンタクトホール５７を介して形成されたキ
ャパシタ用の下部電極、６１はゲート電極層５３の凹状
端面部で、コンタクトホール５７の側壁の延長面上に形
成されている。

【００５３】次いで上記のように構成された実施例３の
半導体装置の製造方法を図１０および図１１を用いて説
明する。まず、上記各実施例と同様に、半導体基板１上
に素子分離領域２を形成した後、ゲート電極層５３を形
成する。次に、ゲート電極層５３および素子分離領域２
をマスクとして不純物を注入し不純物層３を形成する。
次に、ゲート電極層５３を覆うようにゲート用サイドウ
ォール５４を形成した後、ビット線５５を形成する。

【００５４】次に、ビット線５５を覆うように層間絶縁
膜５６を形成し、この上に下部電極コンタクト用にパタ
ーニングされたレジスト膜６２を形成する（図１１
（ａ））。次に、レジスト膜６２をマスクとして層間絶
縁膜５６を半導体基板１の上面までエッチングし、コン
タクトホール５７を形成する。この時、コンタクトホー
ル５７内にゲート電極層５３の露出部５３ａが露出して
いる。次に、レジスト膜６２を除去する（図１１
（ｂ））。このように、コンタクトホール５７の形成時
のエッチング、又は、レジスト膜６２の除去工程で、露
出部５３ａが除去されることはない。

【００５５】次に、露出部５３ａを例えば異方性又は等
方性エッチングにより除去し、凹状端面部６１を形成す
る（図１１（ｃ））。尚、ここでは上面図を示していな
いが、上記各実施例と同様に、ゲート電極層５３に凹状
端面部６１が形成され、この箇所がコンタクトホール５
７の側壁の延長面上にあることは図からも明かである。
又、この際、コンタクトホール５７にて露出されている
半導体基板１の上面は表面処理されることとなり、この
箇所にコンタクトホール５７形成時に付着している変質
層などは除去される。

【００５６】次に、コンタクトホール５７の側壁にサイ
ドウォール５８を形成する。次に、層間絶縁膜５６およ
びサイドウォール５８をマスクとして、半導体基板１に
不純物６３としての例えばリンなどを注入し、コンタク
トホール５７の開口部と自己整合的な形状となる第２の
不純物層５９を形成する（図１１（ｄ））。このように
すれば、コンタクトホール５７が不純物層３とズレて形
成されたとしても、確実にコンタクトホール５７の開口
部の半導体基板１上に第２の不純物層５９が形成される
こととなる。次に、コンタクトホール５７を介して例え
ばポリシリコン又はドープドポリシリコンなどを積層
し、所望の箇所のみ残して下部電極６０を形成する（図
１０）。

【００５７】上記のように構成された実施例３の半導体
装置は、コンタクトホール５７内に露出している露出部
５３ａを除去した後、サイドウォール５８を形成してい
るので、コンタクトホール５７内において、ゲート電極
層５３と下部電極６０とはサイドウォール５８により、
確実に電気的に絶縁できる。よって、上記各実施例と同
様の効果を奏するのはもちろんのこと、サイドウォール
５８形成後に不純物６３を注入し、第２の不純物層５９
を形成するようにしたので、下部電極６０の半導体基板
１と接する箇所に、確実に第２の不純物層５９が存在す
る。

【００５８】実施例４．図１２はこの発明の実施例４の
半導体装置の構成を示す断面図である。図において、６
４は例えばアルミニウムにて成る第１の配線層、６５は
この第１の配線層６４を覆うように形成された第１の層
間絶縁膜、６６はこの第１の層間絶縁膜６５上に形成さ
れ例えばアルミニウムにて成る第２の配線層、６７はこ
の第２の配線層６６を覆うように形成された第２の層間
絶縁膜、６８は第１の配線層６４の上面に達するまで第
１および第２の層間絶縁膜６５、６７を開口して形成さ
れたコンタクトホール、６９はこのコンタクトホール６
８の側壁に形成されたサイドウォール、７０はこのコン
タクトホール６８を介して形成された例えばアルミニウ
ムにて成る第３の配線層、７１は第２の配線層６６に形
成された凹状端面部で、コンタクトホール６８の側壁の
延長面上に形成されている。

【００５９】次いで、上記のように形成された実施例４
の半導体装置の製造方法について図１２および図１３を
用いて説明する。まず、第１の配線層６４上に第１の層
間絶縁膜６５を形成する。次に、第１の層間絶縁膜６５
上に第２の配線層６６を形成し、この上に第２の層間絶
縁膜６７を形成する。次に、第２の層間絶縁膜６７上に
第３の配線層コンタクト用にパターニングされたレジス
ト膜７２を形成する（図１３（ａ））。次に、レジスト
膜７２をマスクとして第１および第２の層間絶縁膜６
５、６７を第１の配線層６４の上面までエッチングし、
コンタクトホール６８を形成する。この時、コンタクト
ホール６８内に第２の配線層６６の露出部６６ａが露出
している。次に、レジスト膜７２を除去する（図１３
（ｂ））。このように、コンタクトホール６８の形成時
のエッチング、又は、レジスト膜７２の除去工程におい
て、露出部６６ａが除去されることはない。

【００６０】次に、露出部６６ａを例えば等方性エッチ
ングにより除去し、凹状端面部７１を形成する（図１３
（ｃ））。この際、コンタクトホール６８にて露出され
ている第１の配線層６４の上面があまりエッチングされ
ないようにエッチング条件は選択されている。次に、コ
ンタクトホール６８の側壁にサイドウォール６９を形成
する（図１３（ｄ））。次に、コンタクトホール６８を
介して第３の配線層７０を形成する（図１２）。

【００６１】上記のように構成された実施例４の半導体
装置は、コンタクトホール６８内に露出している露出部
６６ａを除去した後、サイドウォール６９を形成してい
るので、コンタクトホール６８内において、第２の配線
層６６と第３の配線層７０とはサイドウォール６９によ
り、確実に電気的に絶縁できる。よって、上記各実施例
と同様の効果を奏することができる。

【００６２】実施例５．上記実施例４では第１および第
３の配線層６４、７０間について説明したが、以下配線
層と半導体基板との間について、図１４および図１５に
もとづいて説明する。従来の場合と同様の工程を経て第
３のレジスト膜３３を形成する（図１４（ａ））。次
に、第３のレジスト膜３３をマスクとして第１、第２お
よび第３の層間絶縁膜８、１４、２１を半導体基板１の
不純物層または第２の外部配線層３０に達するまでエッ
チングして、第３のコンタクトホール２２を形成する。
この時、第３のコンタクトホール２２内に第２の外部配
線層３０の露出部３０ａが露出している（図１４
（ｂ））。

【００６３】次に、露出部３０ａを例えば等方性エッチ
ングにより除去し、凹状端面部７３を形成する。又、こ
の凹状端面部７３は第３のコンタクトホール２２の側壁
の延長面上に形成されることとなる（図１４（ｃ））。
この際、第３のコンタクトホール２２にて露出されてい
る第２の外部配線層３０の上面はあまりエッチングされ
ないように、エッチング条件は選択されている。次に、
従来の場合と同様に、第３のコンタクトホール２２の側
壁に第３のサイドウォール２３を形成する（図１５
（ａ））。次に、第３のコンタクトホール２２内にプラ
グ膜２４を埋め込む。次に、プラグ膜２４と電気的に接
続するように第１の配線膜２４を形成する。次に、第１
の配線膜２４を覆うように第４の層間絶縁膜２６を形成
する（図１５（ｂ））。

【００６４】上記のように構成された実施例５の半導体
装置は、第３のコンタクトホール２２内に露出している
露出部３０ａを除去した後、第３のサイドウォール２３
を形成しているので、第３のコンタクトホール２２内に
おいて、第２の外部配線層３０とプラグ膜２４とは第３
のサイドウォール２３により、確実に電気的に絶縁でき
る。よって、上記各実施例と同様の効果を奏することが
できる。尚、この際の第２の外部配線層３０とはプラグ
膜２４と電気的に絶縁しなければならない図１４および
図１５の紙面上右端に形成されているものを指すことは
言うまでもない。

【００６５】実施例６．図１６はこの発明の実施例６の
半導体装置の構成を示す断面図である。図１７は図１６
に示した半導体装置の上面図である。図において、上記
各実施例と同様の部分は同一符号を付して説明を省略す
る。７４は半導体基板１の活性領域上を横切って素子分
離領域２上に至るまで形成されたゲート電極層で、活性
領域上にてゲート電極と成る。７５はゲート電極層７４
を覆うように形成されたゲート用サイドウォール、７６
をゲート電極層７４および半導体基板１を覆うように形
成された層間絶縁膜である。

【００６６】７７は層間絶縁膜７６および素子分離領域
２を半導体基板１に達するまで開口して形成されたコン
タクトホール、７８はこのコンタクトホール７７の側壁
に形成されたサイドウォール、７９はこのサイドウォー
ル７８をマスクとして不純物が注入され形成された第２
の不純物層、８０はコンタクトホール７７を介して形成
されたビット線、８１はゲート電極層７４の凹状端面部
で、コンタクトホール７７の側壁の延長面上に形成され
ている。

【００６７】次いで上記のように構成された実施例６の
半導体装置の製造方法を図１６ないし図２０を用いて説
明する。まず、上記各実施例と同様に、半導体基板１上
に素子分離領域２を形成（図１９（ａ））した後、ゲー
ト電極層７４を形成し（図１９（ｂ））、ゲート用サイ
ドウォール７５を形成する。次に、ゲート電極層７４と
半導体基板１とを覆うように層間絶縁膜７６を積層す
る。次に、層間絶縁膜７６上にビット線コンタクト用に
パターニングされたレジスト膜８２を形成する（図１８
（ａ））。通常、素子分離領域２に囲まれた活性領域に
ビット線コンタクトをとるようにしているが、ここでは
素子分離領域２上にてビット線コンタクトをとるように
レジスト膜８２はパターニングされている。

【００６８】次に、レジスト膜８２をマスクとして層間
絶縁膜７６および素子分離領域２を半導体基板１の上面
までエッチングし、コンタクトホール７７を形成する。
この時、コンタクトホール７７内にゲート電極層７４の
露出部７４ａが露出している。次に、レジスト膜５２を
除去する（図１８（ｂ）、図１９（ｃ））。このよう
に、コンタクトホール７７の形成時のエッチング、又は
レジスト膜８２の除去工程において、露出部７４ａが除
去されることはない。次に露出部７４ａを例えば異方性
又は等方性エッチングにより除去し、凹状端面部８１を
形成する（図１８（ｃ）、図２０（ａ））。この際、コ
ンタクトホール７７にて露出されている半導体基板１の
上面は表面処理されることとなり、この箇所にコンタク
トホール７７形成時に付着している変質層などは除去さ
れる。

【００６９】次に、コンタクトホール７７の側壁にサイ
ドウォール７８を形成する（図２０（ｂ））。次に、層
間絶縁膜７６およびサイドウォール７８をマスクとし
て、素子分離領域２が上面に形成されている半導体基板
１に不純物８３として例えばヒ素又はリン等を注入し第
２の不純物層７９を形成する（図１８（ｄ））。次に、
コンタクトホール７７を介してビット線８０を形成する
（図１６、図１７）。

【００７０】上記のように構成された実施例６の半導体
装置は、コンタクトホール７７内に露出している露出部
７４ａを除去した後、サイドウォール７８を形成してい
るので、コンタクトホール７７内において、ゲート電極
層７４とビット線８０とはサイドウォール７８により、
確実に電気的に絶縁できる。よって、上記各実施例と同
様の効果を奏するのはもちろんである。

【００７１】又、コンタクトホール７７を素子分離領域
２上に形成しているので、コンタクトホール７７に露出
されているゲート電極層７４の露出部７４ａはゲート電
極を構成していないため、この露出部７４ａが除去され
たとしても、ゲート電極長に影響を及ぼすことがない。

【００７２】又、コンタクトホール７７を素子分離領域
２上に形成しているので、以下に示すような効果が生じ
る。このことを図２１を用いて説明すると、従来は図２
１（ａ）に示すように、活性領域８４が形成され、この
活性領域８４上にてビット線コンタクトホール８５を形
成するようにしていた。しかしながら、この発明では、
図２１（ｂ）に示すように、活性領域８６が形成され、
この活性領域８６外の素子分離領域２上にてビット線コ
ンタクトホール８７を形成するようにしている。

【００７３】ここで、活性領域８４間の距離ａおよび活
性領域８６とビット線コンタクトホール８７との距離ａ
に対し、活性領域８４間の他方の距離ｂおよび活性領域
８６間の距離ｃは必然的に決まる。よって、この発明は
従来の場合のようにビット線コンタクトホール８５を活
性領域８４上に形成するための活性領域８４自体にでっ
ぱりを必要としないため、従来の活性領域８４間の他方
の距離ｂより、発明の活性領域８６間の距離ｃは必然的
に短く形成することができる。よって、レイアウトパタ
ーンの自由度をより一層向上することができる。

【００７４】実施例７．上記実施例６ではコンタクトホ
ール７７内に形成する露出部７４ａを除去した後サイド
ウォール７８を形成し、ビット線８０を素子分離領域２
上に形成する例を示したけれども、ビット線を素子分離
領域上に形成するだけでも上記実施例６でも述べたよう
に、レイアウトパターンの自由度を向上することができ
ることは言うまでもない。

【００７５】実施例８．上記各実施例ではコンタクトホ
ール形成時に、このコンタクトホール内に露出した配線
の露出部を全て除去する例を示したけれども、これに限
られることなく図２２に示すように、コンタクトホール
８８形成時に、このコンタクトホール８８内に露出した
配線８９の露出部８９ａの一部を除去し露出部８９ｂと
し、サイドウォール９０を形成するようにしても、図３
１（ｂ）に示す従来の場合のように第１のサイドウォー
ル１０の膜厚ｔのように薄く形成されることは防止さ
れ、サイドウォール９０の膜厚は厚く形成され、十分な
耐圧を得ることができる。よって、上記各実施例と同様
の効果を奏することができる。さらに、露出部８９ａを
全て除去しないことにより、コンタクトホール８８にて
露出されている部分９１が、この露出部８９ａとエッチ
ング選択性をとりにくい場合などには有効的である。
尚、この際も上記各実施例と同様に、配線８９は凹状端
面部９２が形成されることとなり、この凹状端面部９２
はコンタクトホール８８の側壁の延長面上に形成されて
いることは言うまでもない。

【００７６】実施例９．上記各実施例ではゲート電極層
およびビット線など他々の例について説明したが、これ
らに限られることはなく、コンタクトホールの側壁にサ
イドウォールを形成し、このコンタクトホールを介して
第１の配線層を形成する際に、第１の配線層と電気的に
絶縁すべき第２の配線層のコンタクトホール内に露出し
ている露出部の一部又は全てをエッチングした後、サイ
ドウォールを形成し第１の配線層を形成するような場合
の全てにおいて適応できることは言うまでもない。

【００７７】

【発明の効果】以上のように、この発明の請求項１によ
れば、コンタクトホールの側壁にサイドウォールを形成
した後、コンタクトホールを介して第１の配線層を形成
する半導体装置の製造方法において、第１の配線層と電
気的に絶縁すべき第２の配線層がコンタクトホール内に
露出した露出部の一部又は全てをエッチングした後、コ
ンタクトホールの側壁にサイドウォールを形成するよう
にしたので、コンタクトホール内において第１の配線層
と第２の配線層とがサイドウォールにより、確実に電気
的に絶縁されるので、コンタクトホール形成時にマージ
ンをとる必要がないため、信頼性を損なうことなくレイ
アウトパターンの自由度を向上することができる半導体
装置の製造方法を提供する。

【００７８】又、この発明の請求項２によれば、同一基
板上に第１および第２の配線層を形成し、両配線層を覆
うように層間絶縁膜を形成し、両配線層間の層間絶縁膜
を基板に達するまでエッチングしコンタクトホールを形
成し、コンタクトホールの側壁にサイドウォールを形成
し、コンタクトホール内に第３の配線層を形成する半導
体装置の製造方法において、コンタクトホール形成時に
第１または第２の配線層のコンタクトホール内に露出し
た露出部の一部又は全てをエッチングした後、サイドウ
ォールを形成するようにしたので、コンタクトホール内
において、同一基板上に形成された第１および第２の配
線層と第３の配線層とがサイドウォールにより、確実に
電気的に絶縁されているので、コンタクトホール形成時
にマージンをとる必要がないため、信頼性を損なうこと
なくレイアウトパターンの自由度を向上することができ
る半導体装置の製造方法を提供する。

【００７９】又、この発明の請求項３によれば、半導体
基板上に第１の層間絶縁膜を形成し、第１の層間絶縁膜
上に第１の配線層を形成し、第１の配線層を覆うように
第２の層間絶縁膜を形成し、第１および第２の層間絶縁
膜を半導体基板に達するまでエッチングしコンタクトホ
ールを形成し、コンタクトホールの側壁にサイドウォー
ルを形成し、コンタクトホール内に第２の配線層を形成
する半導体装置の製造方法において、コンタクトホール
形成時に第１の配線層がコンタクトホール内に露出した
露出部の一部又は全てをエッチングした後、サイドウォ
ールを形成するようにしたので、コンタクトホール内に
おいて、第１の配線層と第２の配線層とがサイドウォー
ルにより、確実に電気的に絶縁されるので、コンタクト
ホール形成時にマージンをとる必要がないため、信頼性
を損なうことなくレイアウトパターンの自由度を向上す
ることができる半導体装置の製造方法を提供する。

【００８０】又、この発明の請求項４によれば、第１の
配線層を覆うように第１の層間絶縁膜を形成し、第１の
層間絶縁膜上に第２の配線層を形成し、第２の配線層を
覆うように第２の層間絶縁膜を形成し、第１および第２
の層間絶縁膜を第１の配線層に達するまでエッチングし
コンタクトホールを形成し、コンタクトホールの側壁に
サイドウォールを形成し、コンタクトホール内に第３の
配線層を形成する半導体装置の製造方法において、コン
タクトホール形成時に第２の配線層がコンタクトホール
内に露出した露出部の一部又は全てをエッチングした
後、サイドウォールを形成するようにしたので、コンタ
クトホール内において、第１および第２の配線層と第３
の配線層とがサイドウォールにより、確実に電気的に絶
縁されるので、コンタクトホール形成時にマージンをと
る必要がないため、信頼性を損なうことなくレイアウト
パターンの自由度を向上することができる半導体装置の
製造方法を提供する。

【００８１】又、この発明の請求項５によれば、請求項
２または請求項３において、コンタクトホールの側壁に
サイドウォールを形成した後に基板または半導体基板に
不純物を注入し不純物層を形成するようにしたので、コ
ンタクトホールの下部の基板または半導体基板に不純物
層が確実に形成されるため、コンタクトホールを介して
形成される配線層が不純物層と確実に接続される半導体
装置の製造方法を提供する。

【００８２】又、この発明の請求項６によれば、半導体
基板上に素子分離領域を形成し、半導体基板の活性領域
上を横切って素子分離領域上に至るまで形成するととも
に活性領域上にてゲート電極と成るゲート電極層を形成
し、層間絶縁膜および素子分離領域を半導体基板に達す
るまでエッチングしコンタクトホールを形成し、コンタ
クトホールの側壁にサイドウォールを形成し、コンタク
トホールのサイドウォールをマスクとしてコンタクトホ
ールにて露出している半導体基板に不純物を注入し不純
物層を形成し、コンタクトホールを介してビット線を形
成するようにしたので、ビット線が素子分離領域上に形
成されるので、信頼性を損なうことなくレイアウトパタ
ーンの自由度を向上することができる半導体装置の製造
方法を提供する。

【００８３】又、この発明の請求項７によれば、請求項
６において、コンタクトホール形成時にゲート電極層が
コンタクトホール内に露出した露出部の一部又は全てを
エッチングした後、サイドウォールを形成するようにし
たので、コンタクトホール内において、ゲート電極層と
ビット線とがサイドウォールにより、確実に電気的に絶
縁されるので、コンタクトホール形成時にマージンをと
る必要がないため、信頼性を損なうことなくレイアウト
パターンの自由度を向上することができるとともに、ビ
ット線が素子分離領域上に形成されているためゲート電
極長に影響されることのない半導体装置の製造方法を提
供する。

【００８４】又、この発明の請求項８によれば、側壁に
サイドウォールを有するコンタクトホールを介して形成
された第１の配線層と、第１の配線層と電気的に絶縁す
べき第２の配線層とを備えた半導体装置において、第２
の配線層に凹状の端面を有し、凹状の端面をコンタクト
ホールの側壁の延長面上に備えるようにしたので、コン
タクトホール内において、第１の配線層と第２の配線層
とがサイドウォールにより、確実に電気的に絶縁される
ので、コンタクトホール形成時にマージンをとる必要が
ないため、信頼性を損なうことなくレイアウトパターン
の自由度を向上することができる半導体装置を提供す
る。

【００８５】又、この発明の請求項９によれば、同一基
板上に所定の間隔を有して形成された第１の配線層およ
び第２の配線層と、第１および第２の配線層を覆うよう
に形成された層間絶縁膜と、第１および第２の配線層の
間の層間絶縁膜を基板に達するまで開口して形成された
コンタクトホールと、コンタクトホールの側壁に形成さ
れたサイドウォールと、コンタクトホールを介して形成
され第１および第２の配線層と絶縁すべき第３の配線層
とを備えた半導体装置において、第１および第２の配線
層に凹状の端面をそれぞれ有し、凹状の端面をコンタク
トホールの側壁の延長面上に備えるようにしたので、コ
ンタクトホール内において、第１および第２の配線層と
第３の配線層とがサイドウォールにより、確実に電気的
に絶縁されるので、コンタクトホール形成時のマージン
が第１および第２の配線層の所定の間隔に、又は、第１
および第２の配線層の所定の間隔がコンタクトホールの
大きさに、左右されることなく形成することができるた
め、信頼性を損なうことなくレイアウトパターンの自由
度を向上することができる半導体装置を提供する。

【００８６】又、この発明の請求項１０によれば、半導
体基板と、半導体基板上に形成された素子分離領域と、
半導体基板の活性領域上を横切り素子分離領域上に至る
まで形成するとともに活性領域上にてゲート電極と成る
ゲート電極層と、ゲート電極層と層間絶縁膜とを覆うよ
うに形成された層間絶縁膜と、層間絶縁膜および素子分
離領域を貫通し半導体基板に達するまで開口して形成さ
れたコンタクトホールと、コンタクトホールの側壁に形
成されたサイドウォールと、コンタクトホールにて露出
された半導体基板に不純物を注入して形成した不純物層
と、コンタクトホールを介して形成されたビット線とを
備えるようにしたので、ビット線が素子分離領域上に形
成されるので、信頼性を損なうことなくレイアウトパタ
ーンの自由度を向上することができる半導体装置を提供
する。

【００８７】又、この発明の請求項１１によれば、請求
項１１において、ゲート電極層に凹状の端面を有し、凹
状の端面をコンタクトホールの側壁の延長面上に備える
ようにしたので、コンタクトホール内において、ゲート
電極層とビット線とがサイドウォールにより、確実に電
気的に絶縁されるので、コンタクトホール形成時にマー
ジンをとる必要がないため、信頼性を損なうことなくレ
イアウトパターンの自由度を向上することができるとと
もに、ビット線が素子分離領域上に形成されているため
ゲート電極長に影響されることのない半導体装置を提供
する。

【図面の簡単な説明】

【図１】 この発明の実施例１における半導体装置の構
成を示す断面図である。

【図２】 図１に示す半導体装置の構成を示す上面図で
ある。

【図３】 図１に示した半導体装置の製造工程を示した
断面図である。

【図４】 図１に示した半導体装置の製造工程を示した
断面図である。

【図５】 図２に示した半導体装置の製造工程を示した
上面図である。

【図６】 この発明における半導体装置の構成を示す断
面図である。

【図７】 図６に示す半導体装置の構成を示す上面図で
ある。

【図８】 図６に示した半導体装置の製造工程を示す断
面図である。

【図９】 図７に示した半導体装置の製造工程を示す上
面図である。

【図１０】 この発明の実施例３における半導体装置の
構成を示す断面図である。

【図１１】 図１０に示した半導体装置の製造工程を示
す断面図である。

【図１２】 この発明における実施例４の半導体装置の
構成を示す断面図である。

【図１３】 図１２に示した半導体装置の製造工程を示
した断面図である。

【図１４】 この発明の実施例５における半導体装置の
製造工程を示す断面図である。

【図１５】 この発明の実施例５における半導体装置の
製造工程を示す断面図である。

【図１６】 この発明の実施例６における半導体装置の
構成を示す断面図である。

【図１７】 図１６に示した半導体装置の構成を示す上
面図である。

【図１８】 図１６に示した半導体装置の製造工程を示
す断面図である。

【図１９】 図１７に示した半導体装置の製造工程を示
す上面図である。

【図２０】 図１７に示した半導体装置の製造工程を示
す上面図である。

【図２１】 この発明の実施例６の半導体装置の効果を
説明するための説明図である。

【図２２】 この発明の実施例８の半導体装置の製造工
程を示す断面図である。

【図２３】 従来の半導体装置の構成を示す断面図であ
る。

【図２４】 図２３に示した半導体装置の製造工程を示
す断面図である。

【図２５】 図２３に示した半導体装置の製造工程を示
す断面図である。

【図２６】 図２３に示した半導体装置の製造工程を示
す断面図である。

【図２７】 図２３に示した半導体装置の製造工程を示
す断面図である。

【図２８】 図２３に示した半導体装置の構成を示す上
面図である。

【図２９】 図２８に示した半導体装置の製造工程を示
す上面図である。

【図３０】 図２８に示した半導体装置の製造工程を示
す上面図である。

【図３１】 従来の半導体装置の問題点を説明するため
の説明図である。

【符号の説明】

３０ａ，３４ａ，４３ａ，４４ａ，５３ａ，６６ａ，７
４ａ，８９ａ，８９ｂ露出部、３４，４３ 第１のゲー
ト電極層、３５，４４ 第１のゲート電極層、３８，４
７，５７，６８，７７，８８ コンタクトホール、３
９，４８，５８，６９，７８，９０ サイドウォール、
４０，４９，５５，８０ ビット線、４１，５０，５
１，６１，７１，７３，８１，９２ 凹状端面部、５
３，７４ ゲート電極層、５９，７９ 第２の不純物
層、６０ 下部電極、６４ 第１の配線層、６６ 第２
の配線層、７０ 第３の配線層、８４，８６ 活性領
域、８５，８７ ビット線コンタクトホール、８９ 配
線、９１ 部分。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 コンタクトホールの側壁にサイドウォー
   ルを形成した後、上記コンタクトホールを介して第１の
   配線層を形成する半導体装置の製造方法において、上記
   第１の配線層と電気的に絶縁すべき第２の配線層が上記
   コンタクトホール内に露出した露出部の一部又は全てを
   エッチングした後、上記コンタクトホールの側壁にサイ
   ドウォールを形成したことを特徴とする半導体装置の製
   造方法。
2. 【請求項２】 同一基板上に第１および第２の配線層を
   形成する工程と、上記両配線層を覆うように層間絶縁膜
   を形成する工程と、上記両配線層間の上記層間絶縁膜を
   上記基板に達するまでエッチングしコンタクトホールを
   形成する工程と、上記コンタクトホールの側壁にサイド
   ウォールを形成する工程と、上記コンタクトホール内に
   第３の配線層を形成する工程とを備えた半導体装置の製
   造方法において、上記コンタクトホール形成時に上記第
   １または第２の配線層の上記コンタクトホール内に露出
   した露出部の一部又は全てをエッチングした後、上記サ
   イドウォールを形成する工程を備えたことを特徴とする
   半導体装置の製造方法。
3. 【請求項３】 半導体基板上に第１の層間絶縁膜を形成
   する工程と、上記第１の層間絶縁膜上に第１の配線層を
   形成する工程と、上記第１の配線層を覆うように第２の
   層間絶縁膜を形成する工程と、上記第１および第２の層
   間絶縁膜を上記半導体基板に達するまでエッチングしコ
   ンタクトホールを形成する工程と、上記コンタクトホー
   ルの側壁にサイドウォールを形成する工程と、上記コン
   タクトホール内に第２の配線層を形成する工程とを備え
   た半導体装置の製造方法において、上記コンタクトホー
   ル形成時に上記第１の配線層が上記コンタクトホール内
   に露出した露出部の一部又は全てをエッチングした後、
   上記サイドウォールを形成する工程を備えたことを特徴
   とする半導体装置の製造方法。
4. 【請求項４】 第１の配線層を覆うように第１の層間絶
   縁膜を形成する工程と、上記第１の層間絶縁膜上に第２
   の配線層を形成する工程と、上記第２の配線層を覆うよ
   うに第２の層間絶縁膜を形成する工程と、上記第１およ
   び第２の層間絶縁膜を上記第１の配線層に達するまでエ
   ッチングしコンタクトホールを形成する工程と、上記コ
   ンタクトホールの側壁にサイドウォールを形成する工程
   と、上記コンタクトホール内に第３の配線層を形成する
   工程とを備えた半導体装置の製造方法において、上記コ
   ンタクトホール形成時に上記第２の配線層が上記コンタ
   クトホール内に露出した露出部の一部又は全てをエッチ
   ングした後、上記サイドウォールを形成する工程を備え
   たことを特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項２または請求項３記載の半導体装
   置の製造方法において、コンタクトホールの側壁にサイ
   ドウォールを形成した後に基板または半導体基板に不純
   物を注入し不純物層を形成することを特徴とする半導体
   装置の製造方法。
6. 【請求項６】 半導体基板上に素子分離領域を形成する
   工程と、上記半導体基板の活性領域上を横切って上記素
   子分離領域上に至るまで形成するとともに上記活性領域
   上にてゲート電極と成るゲート電極層を形成する工程
   と、上記層間絶縁膜および上記素子分離領域を上記半導
   体基板に達するまでエッチングしコンタクトホールを形
   成する工程と、上記コンタクトホールの側壁にサイドウ
   ォールを形成する工程と、上記コンタクトホールの上記
   サイドウォールをマスクとして上記コンタクトホールに
   て露出している上記半導体基板に不純物を注入し不純物
   層を形成する工程と、上記コンタクトホールを介してビ
   ット線を形成する工程とを備えたことを特徴とする半導
   体装置の製造方法。
7. 【請求項７】 コンタクトホール形成時にゲート電極層
   が上記コンタクトホール内に露出した露出部の一部又は
   全てをエッチングした後、サイドウォールを形成する工
   程を備えたことを特徴とする請求項６記載の半導体装置
   の製造方法。
8. 【請求項８】 側壁にサイドウォールを有するコンタク
   トホールを介して形成された第１の配線層と、上記第１
   の配線層と電気的に絶縁すべき第２の配線層とを備えた
   半導体装置において、上記第２の配線層に凹状の端面を
   有し、上記凹状の端面を上記コンタクトホールの側壁の
   延長面上に備えたことを特徴とする半導体装置。
9. 【請求項９】 同一基板上に所定の間隔を有して形成さ
   れた第１の配線層および第２の配線層と、上記第１およ
   び第２の配線層を覆うように形成された層間絶縁膜と、
   上記第１および第２の配線層の間の上記層間絶縁膜を上
   記基板に達するまで開口して形成されたコンタクトホー
   ルと、上記コンタクトホールの側壁に形成されたサイド
   ウォールと、上記コンタクトホールを介して形成され上
   記第１および第２の配線層と絶縁すべき第３の配線層と
   を備えた半導体装置において、上記第１および第２の配
   線層に凹状の端面をそれぞれ有し、上記凹状の端面を上
   記コンタクトホールの側壁の延長面上に備えたことを特
   徴とする半導体装置。
10. 【請求項１０】 半導体基板と、半導体基板上に形成さ
    れた素子分離領域と、上記半導体基板の活性領域上を横
    切り上記素子分離領域上に至るまで形成するとともに上
    記活性領域上にてゲート電極と成るゲート電極層と、上
    記ゲート電極層と上記層間絶縁膜とを覆うように形成さ
    れた層間絶縁膜と、上記層間絶縁膜および上記素子分離
    領域を貫通し上記半導体基板に達するまで開口して形成
    されたコンタクトホールと、上記コンタクトホールの側
    壁に形成されたサイドウォールと、上記コンタクトホー
    ルにて露出された上記半導体基板に不純物を注入して形
    成した不純物層と、上記コンタクトホールを介して形成
    されたビット線とを備えたことを特徴とする半導体装
    置。
11. 【請求項１１】 ゲート電極層に凹状の端面を有し、上
    記凹状の端面をコンタクトホールの側壁の延長面上に備
    えたことを特徴とする請求項１０記載の半導体装置。