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KR930003277B1 - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법 Download PDF

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KR930003277B1
KR930003277B1 KR1019890007121A KR890007121A KR930003277B1 KR 930003277 B1 KR930003277 B1 KR 930003277B1 KR 1019890007121 A KR1019890007121 A KR 1019890007121A KR 890007121 A KR890007121 A KR 890007121A KR 930003277 B1 KR930003277 B1 KR 930003277B1
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후지쓰 가부시끼 가이샤
야마모드 다꾸마
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Abstract

내용 없음.

Description

반도체장치 및 그의 제조방법
제1 및 2도는 각각 종래의 원주형 DRAM과 ROM의 횡단면도.
제3a∼3g도는 종래의 또다른 DRAM셀의 제조 단계의 횡단면도.
제4a∼4f도는 본 발명의 일실시예의 제조단계의 횡단면도.
제5 및 6도는 각각 본 발명의 DRAM과 ROM의 횡단면도.
본 발명은 반도체장치 및 그의 제조방법에 관한것이며, 좀더 구체적으로 도전측벽을 갖는 반도체 원주의 두부를 도전패턴과 접촉시킨 반도체장치와 그의 제조방법에 관한 것이다.
제1 및 2도는 각각 종래의 원주형상의 DRAM(다이나믹 랜돔 엑세스 메모리)과 ROM(리드 온리 메모리)의 횡단면도이다.
제1도에서 SiO2층(2)은 실리콘기판(1)상에 형성되며 또한 반도체 원주(3)는 SiO2층(2)상에 형성되는 것으로 제1도전층(축적전극)(4), p-형 Si층(5), 채널도우프층(6) 및 제2도전층(드레인)(7)으로 구성된다. 제1도의 DRAM은 유전체층(8), 게이트절연층(SiO2)(9), 제2도전층(전극)(10), 폴리실리콘 워드라인(게이트)(11), 절연층(29), PSG피막 등과 같은 내부적층 절연층(12) 및 알미늄 비트라인(13)을 더 포함한다.
또한 제2도에 나타낸 바와 같이, ROM은 n+소오스 영역(1a), p채널영역(6) 및 n+드레인영역(7)을 갖는 실리콘기판(1), 유전체층(2), 게이트 절연층(9), 도우프된 폴리실리콘 게이트전극(워드라인)(11), 절연층(29), PSG 내부적층 절연층(12) 및 알미늄 비트라인(13)을 포함한다. 채널영역(6)과 드레인영역(7)은 소오스영역(1a)의 일부상에서 반도체 원주(3)을 형성한다.
반도체원주(3)를 비트라인(13)과 접촉상태로 하기 위해, 접촉구멍을 내부 절연층(12)내에 제1 및 2도에 나타낸 바와 같이 사진석판술로 형성한다. 접촉구멍들을 형성하는 방법에 있어, 노출시에 제2도전층(7) 및 접촉구멍(제1도에서)의 위치설정과 드레인영역(7) 및 접촉구멍(제2도에서)의 위치설정이 필요하며, 그에 따라 반도체원주의 전체두부를 접촉용으로 사용할 수 없으므로 반도체 원주의 직경을 크게해야 한다.
제3a∼3g도는 종래에 의한 또다른 DRAM셀의 제조단계를 나타내는 횡단면도이다.
우선, 제3a도에 나타낸 바와 같이 0.5㎛의 두께, 도전층(4), 5㎛의 두께를 갖는 p-실리콘층(5), p채널 도우프층(6) 및 n+도전층(7)을 실리콘기판(1)상에 형성한다.
그다음, 제3b(1)도에 나타낸 바와 같이, 마스크로서 산화층(14)을 사용하여 RIE법에 의해 반도체층(7,6,5 및 4)을 식각하여 도랑(15)을 형성한다. 식각하여 얻은 각각의 반도체원주(3)는 0.7㎛×0.7㎛의 상부 횡단면을 갖고 있으며 또한 원주들 간에서 X방향의 간격(d1)은 제3b(2)도의 상면도에 나타낸 바와 같이 Y-방향의 간격(d2)보다 크다. 그 다음, 제3c도에 나타낸 바와 같이, 마스크(14)을 제거한 후, SiO2층(17)과 n+폴리 Si층(18)을 형성한 다음, 노출된 SiO2층(17)을 불화수소산으로 제거하여 SiO2유전체 층만 남긴다.
그 다음, 제3d(1)도에 나타낸 바와 같이, 기판을 열산화시킨 다음 200Å의 두께를 갖는 SiO2게이트 절연층(17a)을 형성한다. 또한 기판의 노출된 표면위에 CVD법에 의해 폴리 Si층을 형성한 후, 폴리 Si층을 RIE법으로 식각하여 게이트전극이 되는 측벽 폴리 Si층(20)을 상술한 바와 같이 남기고, 상이한 간격들은 원주간에 구성한다. 즉 제3d(2)도에 나타낸 바와 같이 d1은 d2보다 크다.
그다음, 제3e도에 나타낸 바와 같이, SiO2층(17b)을 열산화법에 의해 형성한 다음 CVD법에 의해 기판의 전체표면위에 포스포-실리케이트-글라스(PSG) 또는 SiO2층(21)을 증착한다.
그 다음, 제3f도에 나타낸 바와 같이, 증착된 PSG 또는 SiO2층(21)을 반도체원주의 상부면이 노출될때까지 식각한다.
그 다음, 제3g(1) 및 3g(2)도에 나타낸 바와 같이 알림늄층을 증착하여 패턴 형성하여 비트라인(22)을 형성한 다음 반도체 원주내의 n+도전층(7)과 비트라인(22)을 자기장렬법에 의해 연결한다.
상기 설명은 종래기술에 의해 실현된 DRAM에 관한 것으로, 제3f도에 나타낸 식각공정에서, 반도체 원주를 노출시키는 식각 종료지점을 쉽게 알 수 없으므로 종종 과식각이 행해지고, 또한 제3f도에서 SiO2층의 A부분도 식각되므로 그에 의해 SiO2층의 원하는 두께가 얻어질 수 없어 파괴전압이 낮아진다.
본 발명의 목적은 비트라인 등과 같은 도전패턴이 자기정렬법에 의해 반도체 기판상에 형성된 반도체 원주와 접촉되게 하는 반도체장치와 그의 제조방법을 제공하는데 있다.
본 발명의 또다른 목적은 반도체 기판상에 형성되는 반도체 원주의 직경이 더작은 DRAM셀 구조와 같은 반도체장치와 그의 제조방법을 제공하는데 있다.
그러므로 본 발명에 의하면, 반도체기판(1)과, 상기 반도체기판(1)으로부터 돌출되는 반도체원주(25)와, 상기 반도체 원주의 원주면상에 형성되는 절연층(27)과, 상기 반도체 원주(25)의 원주면의 절연층(27)상에 형성되는 도전측벽(28)과, 상부부분이 다른 부분보다 더욱 산화되는 식으로 도전측벽(28)의 일부를 산화시켜 얻어지는 추가 절연부분(31)을 포함하는 절연층(29)과, 도전성측벽(28)을 둘러싸는 절연층(30)의 표면이 반도체원주(25)의 두부표면에 연속 및 평탄하게 배열되도록 기판상에 형성되는 절연층(30)과, 도전측벽(28)으로부터 전기적으로 절연된 반도체 원주(25)의 두부표면과 전기 접촉상태의 도면패턴(32)을 포함하는 것이 특징인 반도체장치가 제공된다.
또한 본 발명에 의하면, 반도체기판(1) 제조단계와, 상기 반도체기판(1)으로부터 돌출되는 반도체 원주(25)을 형성하는 단계와, 상기 반도체원주(25)의 두부 또는 상부 표면상에 제1절연층(24)을 형성하는 단계와, 상기 반도체 원주(25)와 기판(1)의 원주면상에 제2절연층(27)을 산화방법에 의해 형성하는 단계와 상기 반도체원주(25)의 원주면의 제3절연층(27)상에 도전측벽(28)을 형성하는 단계와, 상기 도전측벽(28)의 표면상에 제3절연층을 형성하는 단계와, 상기 반도체 원주 및 도전측벽이 매립되도록 장치의 전체 노출면상에 제4절연층(30)을 형성하는 단계와, 상기 반도체 원주(25)의 두부면과 동일평면을 형성하도록 상기 제4절연층을 일부 제거하는 단계와, 도전측벽과 기타 소자들간의 파괴전압을 개선하도록 제1절연층(24)으로 피복된 반도체 원주를 더 산화시키지 않고 추가절연부분(31)을 형성하도록 도전측벽의 상부를 선택적으로 산화시키는 단계와, 적어도 상기 반도체 원주(25)의 두부상에 형성되는 제1절연층(24)의 부분을 제거하는 단계 그리고, 상기 반도체원주(25)의 두부표면과 제4절연층(30)상에 전기접촉상태로 도전패턴(32)을 형성하는 단계를 포함하는 것이 특징인 반도체장치 제조방법이 제공된다.
본 발명의 일실시예를 제4a∼제4f도를 참조하여 상세히 설명하면 다음과 같다.
제4a∼제4f도는 본 발명에 의한 제조공정 단계를 나타내는 횡단면도이다.
우선 제4a도에는 나타낸 바와 같이, 약 0.15㎛의 두께를 갖는 실리콘 질화물( Si3N4)층(4)을 CVD법에 의해 실리콘기판(1) 표면상에 형성한다. Si3N4층(24)은 추후 수행되는 산화공정에서 산화방지막으로서 작용한다.
그 다음, 실리콘기판(1)의 상부를 식각하여 돌출된 원주부분 예를 들어 Si3N4층(24)의 표면의 원하는 부분상에 레지스터패턴(도시않됨)을 형성한 다음 마스크로서 레지스터 패턴을 사용하여 Si3N4층 (24)과 실리콘기판(1)을 선택적으로 식각한다. 원주형 실리콘의 두께(25)는 예를 들어 약 2.0㎛이다. Si3N4층(24)으로 원주형 실리콘(25)을 형성한 후 원주형상의 실리콘(25)의 노출표면을 산화하여 제4b도에 나타낸 바와 같이 약 300Å의 두께를 갖는 산화층(27)을 형성한다.
그 다음, 도전측벽(28)을 원주형상의 실리콘(25)의 산화층(27)상에 형성한다. 도전측벽(28)은 전체 노출 표면상에 폴리실리콘을 증착시키는 단계와, n형 불순물(도우판트)을 주입시킨 다음 확산시키는 단계와, 그리고 원주형상의 실리콘의 측벽상에만 폴리실리콘이 남도록 반응이온 식각을 사용하여 이방성 식각을 수행하는 단계에 의해 형성된다.
그 다음 폴리실리콘 측벽(27)의 표면을 산화시켜(29)을 형성한 다음, 제4c도에 나타낸 바와 같이 반도체 원주(25)가 매립되도록 내부 적층절연층으로서 전체 노출표면상에 PSG 또는 SiO2층(30)을 형성한다.
그 다음 제4d도에 나타낸 바와 같이 PSG 또는 SiO2층(30)을 식각하여 Si3N4( 24)의 표면을 노출시킴으로서 원주형상의 실리콘(25)과 내부적층 절연층(30)의 상면들이 연속하는 평탄면을 형성하게 된다.
만일 Si3N4층(24)을 제거한 후, 알미늄배선(32)을 실리콘원주(25)의 상기와 같이 얻은 표면상에 형성할 경우, 실리콘 원주와 배선간의 접촉은 자기 정렬법에 의해 마스크 정렬을 할 필요없이 실현될 수 있다.
그러나 그러한 단계에 의해 알미늄 배선(32)이 형성될 때, 반도체 소자는 알미늄 배선(32)과 폴리 실리콘 측벽(28)간의 낮은 파괴전압으로 인해 파괴되기 쉽다. PSG층(30)이 식각될 때 폴리실리콘측벽(28)의 상부에 위치된 PSG층(30)이 식각된 다음 산화층(29)의 일부까지 식각되므로 파괴 전압을 견딜 수 있는 충분한 두께를 갖는 절연 층이 남지않기 때문에 파괴전압이 낮다.
본 발명에 의하면, Si3N4층(24)을 노출시킨 후, 상술한 과식각을 방지하도록 산화처리를 추가로 수행하므로서 이 산화처리에 의해 형성되는 Si3N4층(24)이 산화방지막으로서 작용하므로 결국 원주형상의 실리콘(25)은 산화되지 않는다.
또한 PSG층(30)과 산화층(29)은 이미 산화됐기 때문에, 폴리실리콘 측벽(28)이 그의 상부로부터 하향으로 더 산화되므로, 결국, 폴리실리콘 측벽(28)의 상부가 파괴전압을 견딜 수 있는 충분한 깊이 약 0.2㎛로 산화되어 제4e도에 점선으로 나타낸 바와 같이 두꺼운 추가산화물 부분(31)이 얻어진다.
Si3N4층(24)을 제거 후, 알미늄배선 또는 상호 연결패턴(32)이 제4f도에 나타낸 바와 같이 원주형상의 실리콘(25)과 PSG(30)상에 형성된다. 이러한 알미늄 배선패턴(32)의 형성은 PSG층(30)내에 접촉구멍의 형성을 요하지 않으며 또한 이 기술은 마스크 정렬을 요하지 않기 때문에 원주 형상의 실리콘(25)의 두부 표면부분이 좁아질 수 있으므로 그에 의해 알미늄 배선(32)은 자기정렬법에 의해 형성될 수 있다. 또한 알미늄 배선(32)과 폴리실리콘측벽(28)간에 충분한 파괴전압 특성이 상술한 산화처리에 의해 제공된다.
이 실시예에서는 본 발명의 방법을 행하는 동안 실리콘기판(1)과 원주형상의 실리콘(3)내에 통상과 같이 불순물 도우프 영역을 임의로 형성한다. 또한 본 실시예에서 파괴전압 특성은 폴리실리콘을 산화시킴으로서 향상될 수 있지만 그것은 폴리실리콘을 질화시킴으로서 향상될 수도 있다.
그러한 경우에는 산화층과 같은 반질화 특성을 갖는 층을 원주형상의 실리콘의 표면상에 형성해야 한다.
제5 및 6도는 본 발명에 의한 DRAM과 ROM의 각 실시예의 횡단면도를 나타낸다. 이 두 실시예에서, 산화층(29,31)은 제4도에서와 동일한 방식으로 폴리실리콘 워드라인(11)을 산화시킴으로서 형성된다. 이역시 추가산화 공정에 의해 워드라인(11)의 상부가 점선으로 보인 바와 같이 추가 절연부분(31)이 다른 구성 소자들은 제1 및 2도에 나타낸 것과 동일하다.
상술한 바와 같이, 본 발명에 의하면, 자기정렬법에 의해 위치설정 없이도 반도체 원주의 표면 또는 기판과 배선을 쉽게 접촉되게 할 수 있으므로 장치의 소형화가 실현될 뿐만아니라 코스트가 절감된다.

Claims (12)

  1. 반도체기판(1)과, 상기 반도체기판(1)으로부터 돌출되는 반도체 원주(25)와, 상기 반도체 원주의 원주면상에 형성되는 절연층(27)과, 상기 반도체 원주(25)의 원주면의 절연층(27)상에 형성되는 도전측벽(28)과, 상부부분이 다른 부분보다 더욱 산화되는 식으로 도전측벽(28)의 일부를 산화시켜 얻어지는 추가 절연부분(31)을 포함하는 절연층(29)과, 도전성 측벽(28)을 둘러싸는 절연층(30)의 표면이 반도체원주(25)의 두부표면에 연속 및 평탄하게 배열되도록 기판상에 형성되는 절연층(30)과, 도전측벽(28)으로부터 전기적으로 절연된 반도체 원주(25)의 두부표면과 전기 접촉상태의 도전패턴(32)을 포함하는 것이 특징인 반도체장치.
  2. 제1항에서, 상기 반도체기판(1)은 실리콘을 포함하는 것이 특징인 반도체장치.
  3. 제1항에서, 상기 도전측벽(28)은 폴리 실리콘을 포함하는 것이 특징인 반도체장치.
  4. 제1항에서 상기 도전측벽의 일부를 산화시켜 얻은 상기 절연층(29)은 실리콘 산화물로 구성되는 것이 특징인 반도체장치.
  5. 제1항에 있어서 상부의 두께는 약 0.2㎛인 것이 특징인 반도체장치.
  6. 제1항에 있어서 상기 장치는 DRAM 또는 ROM과 같은 메모리 장치인 것이 특징인 반도체 장치.
  7. 제1 또는 6항에 있어서 상기 도전측벽(28,11)은 워드라인을 형성하는 것이 특징인 반도체장치.
  8. 제1항에 있어서 상기 도전패턴(32)은 비트라인을 형성하는 것이 특징인 반도체장치.
  9. 반도체기판(1) 제조단계와, 상기 반도체기판(1)으로부터 돌출되는 반도체 원주(25)를 형성하는 단계와, 상기 반도체원주(25)의 두부 또는 상부 표면상에 제1절연층(24)을 형성하는 단계와, 상기 반도체 원주(25)와 기판(1)의 원주면상에 제2절연층(27)을 산화방법에 의해 형성하는 단계와 상기 반도체원주(25)의 원주면의 제2절연층(27)상에 도전측벽(28)을 형성하는 단계와, 상기 도전측벽(28)의 표면상에 제3절연층을 형성하는 단계와, 상기 반도체 원주 및 도전측벽이 매립되도록 장치의 전체 노출면 상에 제4절연층(30)을 형성하는 단계와, 상기 반도체 원주(25)의 두부면과 동일평면을 형성하도록 상기 제4절연층을 일부 제거하는 단계와, 도전측벽과 기타 소자들간의 파괴전압을 개선하도록 제1절연층(24)으로 피복된 반도체 원주를 더 산화시키지 않고 추가절연부분(31)을 형성하도록 도전측벽의 상부를 선택적으로 산화시키는 단계와, 적어도 상기 반도체 원주(25)의 두부상에 형성되는 제1절연층(24)의 부분을 제거하는 단계 그리고, 상기 반도체원주(25)의 두부표면과 제4절연층(30)상에 전기접촉상태로 도전패턴(32)을 형성하는 단계를 포함하는 것이 특징인 반도체장치 제조방법.
  10. 제9항에 있어서, 상기 기판(11)은 실리콘기판인 것이 특징인 반도체장치 제조방법.
  11. 제9항에 있어서, 상기 반도체 원주는 실리콘 원주인 것이 특징인 반도체장치 제조방법.
  12. 제9항에 있어서, 상기 제1절연층은 실리콘 질화물층이며 또한 도전측벽의 상부부분을 선택적으로 산화시켜 얻은 상기 추가절연 부분(31) 실리콘 산화물인 것이 특징인 반도체 장치 제조방법.
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